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我正在使用spartan6 MCB与DDR2建立接口。
我是VHDL的新手。 在我预先编写的示例设计数据和地址中，我想修改设计以给出用户定义的数据和地址，并且想要添加三个控制信号wr，rd，precharge_En。 所以我使用了没有traffic_gen的用户设计，并添加了我的设计，它正在生成包装文件的所有信号。 但是通过这种校准并没有得到1.接下来我会做什么？ 我的要求是用户定义的数据，地址，指令，突发长度。 提前致谢 
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7个回答
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你好
您是按原样使用用户设计还是对其进行任何修改。 示例设计是否正常工作，校准完成且没有数据错误。 问候，萨蒂什----------------------------------------------- --- --------------------------------------------请注意 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用的帖子。感谢.-- ---------------------------- --------------------- ---------------------- 在原帖中查看解决方案 |
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你好
您是按原样使用用户设计还是对其进行任何修改。 示例设计是否正常工作，校准完成且没有数据错误。 问候，萨蒂什----------------------------------------------- --- --------------------------------------------请注意 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用的帖子。感谢.-- ---------------------------- --------------------- ---------------------- |
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谢谢你的快速回复。
我只使用用户设计的基础设施和包装。 然后使用sim文件夹中的ddr2模型。 所有控制i / ps到我在design.vhd和常量（clk，突发长度等）给出的包装器或基础设施我在顶级测试台中声明。 我附上我的设计流程和原理图，以便更好地理解。 因为我是新来的我不会错误。 rtl_schematic.pdf 47 KB |
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你好
校准独立于流量发生器，并且不依赖于流量。 一旦完成校准完成信号，您必须驱动流量发生器。 正如我在上一篇文章中提到的那样，如果没有声明完成校准，那么问题可能在于时钟或重置输入 顶级或某些连接丢失。 是的，您需要将顶级包装器与您的自定义代码而不是流量代码连接起来。 如果您缺少任何连接或时钟频率问题（根据核心生成的值应该是正确的），请比较工作示例设计。 问候，萨蒂什----------------------------------------------- --- --------------------------------------------请注意 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用的帖子。感谢.-- ---------------------------- --------------------- ---------------------- |
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非常感谢您的宝贵建议，校准过程完成....但我不理解写入过程... 1）我给出32位地址作为输入。
但是列和行的地址并没有像预料到的那样。 根据我的理解列地址，行地址生成由包装器完成，因此它应该是正确的。 2）我在每个clk0上升沿改变数据总线上的数据。 这是正确的吗？3）在给出wr = 1和地址值后，我有wr，rd，地址（31：0）作为i / p ...它使得ras_n和we_n都为'0'多次。 然后生成列地址。应该只选择一次行地址...为什么这么多次.4）在dram_a（13：0）上它显示H“0040”很多次这是什么值？ 再次感谢您的支持。 |
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对不起.. H“0400”并将其作为校准模式下的行地址并且在校准后我给出地址然后也是..我给地址（31：0）= h“00000200”然后它的行地址为
h“0400”和列地址为100,104,108,100，突发长度为4我不明白为什么喜欢这个？ |
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喜
正如我之前所说，校准是为程序完成的，我删除了traffic_gen和init_mem，并在memc3_tb_top中编写了我自己的程序。 但是从包装器到memc3_tb_top，“wr_full_i”有一个信号。 如果我使用traffic_gen的示例设计，它将在校准后变低但如果我删除traffic_Gen，这不会变低。 要在写入FIFO中写入新数据，此信号必须变低，请建议做什么。 |
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只有小组成员才能发言，加入小组>>
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