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为什么后期路线模拟没有显示前几纳秒的预期时序图,行为手术模拟显示了预期的结果?
我是模拟器的新手,用isim模拟器模拟了一个简单的D f / f(fdrs)。 f / f在第一个时钟到达之前被初始化为零!!!!!!不知道为什么? 包括时钟在内的所有输入都是使用测试台提供的。 感谢你们所有人。 |
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7个回答
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嗨,在行为模拟中,你得到了第0纳秒的预期数据,因为没有包含延迟。它只是你的RTL的功能表示。虽然存在路由后模拟延迟(LOGIC延迟+路由延迟),所以结果是
不一致和预期。主要的事情是在刺激之前进行POST_ROUTE模拟你应该给全局设置和重置提供100ns的延迟.FGPA GSR在操作之前需要时间设置和重置。谢谢,Yash 在原帖中查看解决方案 |
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嗨,在行为模拟中,你得到了第0纳秒的预期数据,因为没有包含延迟。它只是你的RTL的功能表示。虽然存在路由后模拟延迟(LOGIC延迟+路由延迟),所以结果是
不一致和预期。主要的事情是在刺激之前进行POST_ROUTE模拟你应该给全局设置和重置提供100ns的延迟.FGPA GSR在操作之前需要时间设置和重置。谢谢,Yash |
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要了解有关GSR的更多信息,请参阅UG http://www.xilinx.com/support/documentation/sw_manuals/xilinx14_7/sim.pdf。搜索关键字GSR.Thanks,Yash
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你好,请查看这个相关的帖子:http://forums.xilinx.com/t5/Simulation-and-Verification/100ns-delay-when-using-ISE-ISIM-why/td-p/379809
问候,阿希什----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - -请注意- 如果提供的信息有用,请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .-------------------- -------------------------------------------------- ------------------------ |
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嗨,
请参阅以下链接: http://forums.xilinx.com/t5/Virtex-Family-FPGAs/How-to-simulate-GSR-signal-during-behavior-simulation/td-p/35668 谢谢,Anusheel ----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - - 搜索 在论坛上发布查询之前,与您的设备和工具相关的文档/答案记录。搜索相关论坛并确保您的查询不会重复。请将帖子标记为“接受为解决方案”,以防它有助于解决您的查询。帮助 回答 - >给予Kudos --------------------------------------------- -------------------------------------------------- |
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后路由仿真过程使用后置和路由仿真模型(基于结构SIMPRIM的VHDL或Verilog文件)和NetGen生成的标准延迟格式(SDF)文件.SDF文件包含设计的真实定时延迟信息。谢谢
,Shreyas -------------------------------------------------- --------------------------------------------尝试搜索你的答案 在发布新帖子之前在论坛或xilinx用户指南中发出问题。请注意 - 如果提供的信息解决了您的问题,请将答案标记为“接受为解决方案”。给予您认为有用的帖子给予荣誉(右边提供的星号) 并回复.---------------------------------------------- ------------------------------------------------ |
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