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你好，
根据Atrix7数据手册ds181，DRAM的最小时钟周期为2.10 ns，因此最大工作频率为479 MHz（参见第22页）。 其中，由于切片路由，DRAM的频率将随着其深度的增加而减小。 但是，BRAM的最大工作频率表示为509 MHz（参见第24页）。 我的问题是，BRAM作为慢组件和基于切片的逻辑作为快速组件，这些值是矛盾的。 根据这些值，根据我的理解，BRAM比DRAM更快。 如果是，那怎么样？ 如果没有那么为什么？ 请尽快回复。 [R3] ds181_Artix_7_Data_Sheet.pdf 1963 KB 
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8个回答
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你有一些关于分布式LUT RAM和Block RAM的工作频率的线程，但我不清楚你真正想要了解的是什么。
分布式LUT RAM设计用于构建在片内LUT逻辑之上的非常小的本地存储器。 虽然最快（-3）速度等级的分布式LUT RAM最小时钟周期为2.10ns，但由于地址，数据输入和数据输出的路由延迟，实际系统级性能将显着降低。 如果分布式LUT RAM扩展到超过单个切片的深度或宽度，则性能将迅速下降。 相比之下，Block RAM适用于大型公共存储器，设计为具有寄存器输入和可选输出的专用模块。 对于最快（-3）速度等级实现509 MHz的最大时钟频率仍然是一个挑战，但实际的系统级性能将远高于分布式LUT RAM。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
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正如mcgett所说，这是关于你想要实现的目标。
当你谈论高速时钟时，我总是看到BRAM是一个更好的选择，因为它的时序特性非常明确，你可以让切片用于别的东西。 如果FPGA资源允许，即使您只需要4或8个条目的深RAM，也可以使用BRAM。 问候 弗拉迪斯拉夫·穆拉文 |
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Thanx mcgett。
你的答案非常有帮助。 请你提一下DRAM与BRAM工作频率（性能）的关系。 我尝试搜索但无法与我的查询完全匹配，这是xilinx DRAM和BRAM在浅层到更宽，更小到更大内存的不同场景中的真实性能比较。 |
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thanx muravian。
你的答案非常有帮助。 “当你谈论高速时钟时，我总是看到BRAM是更好的选择” 根据我的实施结果，你绝对正确，BRAM是高速时钟的更好选择。 您是否有可能提供研究论文，技术报告或数据表的任何参考/参考，以加强这一概念。 |
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您是否有可能提供研究论文，技术报告或数据表的任何参考/参考，以加强这一概念。
出于什么目的？ 这是一篇学术研究论文吗？ 或者这是一个实际的设计项目？ 区别很重要。 如果这是一篇研究论文，那么一般性和概念比特定于实现的细节更重要。 如果这是一个设计项目，那么实施细节非常重要。 您在寻求什么，设计性能辅助或技术洞察力？ 在对Xilinx器件数据表进行测量并尝试示例实现（使用Xilinx工具集）之后，您还希望或需要哪些其他洞察力？ - 鲍勃埃尔金德 签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。 阅读手册或用户指南。 你读过手册了吗？ 你能找到手册吗？2。 搜索论坛（并搜索网页）以寻找类似的主题。 不要在多个论坛上发布相同的问题。 不要在别人的主题上发布新主题或问题，开始新的主题！5。 学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。 提供有用的详细信息（请与网页，数据表链接）.7。 您的代码中的评论不需要支付额外费用。 我没有支付论坛帖子的费用。 如果我写一篇好文章，那么我一无所获。 |
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我不能指出你到任何具体的地方，我意识到要求读者盲目相信我会是太多了。
但是，您始终可以采用Xilinx视频参考设计，并尝试创建大型总线视频传输数据路径，并查看设计是否符合时序要求。 问候 弗拉德 弗拉迪斯拉夫·穆拉文 |
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>请您提及DRAM与BRAM工作频率的相关话题
我指的是你在上周创建的多个线程，所以你已经掌握了这些信息。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
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只有小组成员才能发言，加入小组>>
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