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Zynq FSBL src main.c在哪里是从QSPI加载比特流到Artix的PL的函数。
我正在尝试添加从QSPI加载位的功能到XIP的PL(参见下面的链接)。 在下面的示例中,没有PL。 另一个问题: 与先前的关注相关,在为ZYNQ使用XIP时可以Iprogram PL吗? XIP链接: http://www.wiki.xilinx.com/Zynq-7000+AP+SoC+Boot+-+Booting+and+Running+Without+External+Memory+Tech+Tip |
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1个回答
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在image_mover.c中:
* PL分区加载到DDR临时地址*用于验证和校验和验证* / PartitionStartAddr = DDR_TEMP_START_ADDR; } else {PartitionStartAddr = PartitionLoadAddr; } 为了验证目的,似乎将位分区加载到DDR中。 XIP模式是一个DDRLESS系统,那么如何在不使用DDR的情况下解决从QSPI到FPGA加载位的问题。 |
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