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检查警告信息和错误消息。
我认为一些设计会得到优化。 您将获得生成的消息的原因。 模拟模型的某些时间问题，您的两个模拟都不匹配。 您的设计存在此问题，或者您正在使用XILINX IP 谢谢和RegardsBalkrishan ----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。 |
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www.xilinx.com/support/answers/35350.html
谢谢和RegardsBalkrishan ----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。 |
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嗨，行为模拟不考虑组件延迟。
对于后标准模拟，也会考虑组件延迟。因此，您会看到后标准模拟结果有一些延迟。尽管如此，您应该能够看到预期的功能。 后面的模拟也是如此。 如果你不是，以下可能是原因-1。 设计不符合时序，或者您的设计中存在一些不受约束的路径。 设计在综合或实施阶段得到优化。克里希纳 -------------------------------------------------- ---------------------------------------------请将帖子标记为 如果提供的信息能够回答您的问题/解决您的问题，请“接受为解决方案”。给予您认为有用的帖子。 |
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另一个常见问题是测试平台不符合用于静态时序分析的设置和保持要求。
例如，您可能已经构建了一个用于行为仿真的测试平台，其中只有用于同步输入的delta延迟。 这通常导致在后P＆amp; R时序仿真期间的输入保持时间误差。 - Gabor |
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只有小组成员才能发言，加入小组>>
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Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
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如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
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有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
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请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
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求一块XILINX开发板KC705，VC707，KC105和KCU1500
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