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我们正在使用VHDL实现微处理器，目标设备是Spartan-2E XC2s600E。
我们的问题是路线后模拟。 行为模拟告诉我们，我们的rtl工作正常，但不是在我们进行路径后模拟时。 微处理器的主要控制是我们的问题。 是否有正确的后期路线模拟编码指南或编码风格？我们的控件包含许多if和ifelse语句。 有问题吗？抱歉，我不能在这里发布我们的代码。 请帮助我们。 谢谢... 以上来自于谷歌翻译 以下为原文 We are implementing a microprocessor using VHDL and the target device is Spartan-2E XC2s600E. Our problem is on post-route simulation. The behavioral simulation told us that our rtl is working as it should but not when we do post-route simulation. The main control for the microprocessor is our problem. Is there a coding guide or coding style to simulate in post route correctly? Our control contains lots of if and ifelse statements. Is there a problem with that? Sorry I can't post our codes here. Please help us. Thanks... 
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2个回答
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嗨，
据我所知，您的设计在功能性RTL仿真期间工作正常，但如果您正在进行路径后仿真则不行。 您的建议是，复杂的if语句可能会导致此类行为。 这可能是正确的，因为在RTL仿真期间，VHDL代码尚未合成，这意味着模拟器不知道所使用的门和迹线。 有两种可能的方法来解决这个问题：在复杂的if语句中添加一个after语句到代码：x 问候，大卫 以上来自于谷歌翻译 以下为原文 Hi, As I understand is your design working fine during the functional RTL-Simulation but not if you’re doing a post route simulation. Your suggestion is that maybe the complex if statements can cause such behaviour. This could be correct because during the RTL-Simulation the VHDL-Code has not been synthesised this means the simulator has no idea about the used gates and traces. There are two possible way to face this problem: add an after statement into you code within the complex if statement: x<= y after 2 ns; this implies that you know rough the combinatorial delay of the complex if statement. The other way is to pipeline the complex if statement in several short easy to synthesis statements. Regards, David |
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嗨，
我在VHDL的I2C控制器中工作。 Mydesign在功能性RTL仿真期间工作正常，但未进行后路仿真。 我使用一个简单的测试平台模拟我的设计。 我能做什么？ 此致，卡洛斯 以上来自于谷歌翻译 以下为原文 Hi, I am working in a I2C controller in VHDL. My design working fine during the functional RTL-Simulation but not during a post route simulation. I simulate my desing using a simple testbench. What can I do? Regards, Carlos |
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