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用fpga驱动AD9517-0输出一个差分时钟

3154 FPGA

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2019-12-19 17:03:29   评论 分享淘帖 邀请回答 举报
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2019-12-19 20:27:51 评论

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2019-12-20 10:27:50 2 评论

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2019-12-20 17:17:17 1 评论

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  • 2019-12-20 17:31

    如果根据DLD修改寄存器还是不行,重新梳理一下流程,重新确认每个寄存器的配置。
    //--------------------------------------------------------
    如果还是不行,泡一下ADI的论坛。
    个人理解是需要进一步排查硬件问题。
    a.优先排查输入时钟(reference_inputs和clock_in)的参数是否满足,主要是幅值和Jitter。
    b.检查电源。

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