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01. FPGA具体型号，不同型号的PLL支持频率上下限不同。
02. 我这边用EP2C8Q208C8N（飓风II系列）测试，PLL有输出范围：9.375MHz~640MHz，没有办法输出1MHz，我怀疑你遇到的就是这个情况。 03. 验证： a. 勾选“Enter Output Clock Frequency”； b. 右侧输入1MHz，理论上讲应该有红色警告，并显示最低可输出频率； c. 右侧输入10000MHz，理论上讲应该有红色警告，并显示最高可输出频率； 04. 常用低频输出方式：自己编写分频代码。 参考示例： ******************************************************* //clk_in = 100MHz ( 10ns ) //rst_n 低电平有效（常态为高电平） parameter CLK_1M = 32'd5_000_000 ;//1MHz ( 1000ns ) reg clk_1m ; always@(posedge clk_in or negedge rst_n) begin if(!rst_n) begin clk_cnt <= 'h0 ; clk_1m <= 'b0 ; end else if(clk_cnt == CLK_1M - 1'b1) begin clk_cnt <= 'h0 ; clk_1m <= ~clk_1m ; end else begin clk_cnt <= clk_cnt + 1'b1 ; clk_1m <= clk_1m ; end end ******************************************************* |
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//设置锁相环PLL输出90MHz //clk_in = 90MHz 10分频就是9MHz //rst_n 低电平有效（常态为高电平） parameter CLK_9M = 32'd5 ;//9MHz ( 10分频 ) reg clk_9m ; always@(posedge clk_in or negedge rst_n) begin if(!rst_n) begin clk_cnt <= 'h0 ; clk_9m <= 'b0 ; end else if(clk_cnt == CLK_9M - 1'b1) begin clk_cnt <= 'h0 ; clk_9m <= ~clk_9m ; end else begin clk_cnt <= clk_cnt + 1'b1 ; clk_9m <= clk_9m ; end end ******************************************************* |
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仿真时间精度问题，将精度设置成1ns/1ps，仿真就正常了。
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2019-12-9 12:38:55
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