[问答]

QUartus II进行编译的时候，出现警告，大概是说pll无法50MHz得到到246MHz的频率，最高只能到85MHZ

问答对人有帮助，内容完整，我也想知道答案 0 下面是完整的警告信息，选的芯片是altera的EP4CE15F17C8N，手册上不是说最高可以得到400多MHz的频率吗，为什么会有这个警告啊，该怎么修改 Critical Warning (176584): Output pin "pwm_clk" (external output clock of PLL "pll:pll_inst\|altpll:altpll_component\|pll_altpll:auto_generated\|pll1") uses I/O standard 3.3-V LVTTL, has current strength 4mA, output load 0pF, and output clock frequency of 246 MHz, but target device can support only maximum output clock frequency of 85 MHz for this combination of I/O standard, current strength and load 0 已退回8积分
2021-3-4 15:32:11　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答举报渣渣相关推荐 • modelsim仿真Altera的pll，希望得到9Mhz,但结果是1Mhz,不知道问题出在哪 2157 • 请问AD9122能满足采样率为85mhz与带宽23mhz吗？ 1777 • demo的代码里面将AHB时钟设置到200MHz是否可行？ 904 • 为什么8902A调谐射频电平性能测试采用30MHz测试频率而不是50MHz？ 2252 • 请问fpga晶振50Mhz电压幅值多少？ 3464 • FPGA外接50MHZ的晶振运行时刷新频率是多少呢？ 2888 • 单片机的IO口速率选择时有50MHZ这一档，但是为什么实际输出的时候只有10M左右的速率？ 820 • FPGA如何以50MHz的时钟读取CYUSB3014的数据？ 776 • 请问STM32F427降频给以太网PHY提供50MHZ时钟会有什么影响？ 3285 • 50MHz算高频吗？需要考虑电磁干扰吗？ 4575 1个回答

答案对人有帮助，有参考价值 0 Warning是说你的IO所在BANK的电气特性最高支持85MHz的时钟输出，与PLL的IP参数无关。

2021-3-5 09:08:27 评论举报卿小小_9e6