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任何人都可以帮助我。
我没有在输出端移动时钟? Shift_out1和shift_out2是我移位的时钟,不能将它们视为时钟。 你一直很活跃。 这是它的代码 模块测试(输入clk,rst,inc,ref_clk,enable,输出reg s_clk1,s_clk2,输出完成,clk_valid); wire temp1,temp2; always @(posedge ref_clk)beginif(rst)starts_clk1s_clk2endelsebegins_clk1s_clk2endenddcm1 instance_name(//端口中的时钟。 CLK_IN1(clk),// IN //输出端口.CLK_OUT1(temp1),// OUT.CLK_OUT2(temp2),// OUT //动态相移端口.PSCLK(ref_clk),// IN.PSEN(启用 ),// IN.PSINCDEC(inc),// IN.PSDONE(完成),// OUT //状态和控制信号.RESET(rst),// IN.CLK_VALID(clk_valid)); // OUT // INST_TAG_END ------结束INSTANtiATION模板--------- endmodule |
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1个回答
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您发布的代码没有名为shifted_clk1或shifted_clk2的信号。
你有 s_clk1和s_clk2,它们似乎依赖于来自DCM的电线temp1和temp2。 但是你没有说这些信号应该如何与ref_clk或show相关 他们在波形上。 如果它们碰巧与ref_clk频率相同,那么 他们表现得非常像我期望的那样。 - Gabor |
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只有小组成员才能发言,加入小组>>
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