[问答]

请问我有在输出端移动时钟吗？

问答对人有帮助，内容完整，我也想知道答案 0 任何人都可以帮助我。我没有在输出端移动时钟？ Shift_out1和shift_out2是我移位的时钟，不能将它们视为时钟。你一直很活跃。这是它的代码模块测试（输入clk，rst，inc，ref_clk，enable，输出reg s_clk1，s_clk2，输出完成，clk_valid）; wire temp1，temp2; always @（posedge ref_clk）beginif（rst）starts_clk1s_clk2endelsebegins_clk1s_clk2endenddcm1 instance_name（//端口中的时钟。 CLK_IN1（clk），// IN //输出端口.CLK_OUT1（temp1），// OUT.CLK_OUT2（temp2），// OUT //动态相移端口.PSCLK（ref_clk），// IN.PSEN（启用），// IN.PSINCDEC（inc），// IN.PSDONE（完成），// OUT //状态和控制信号.RESET（rst），// IN.CLK_VALID（clk_valid））; // OUT // INST_TAG_END ------结束INSTANtiATION模板--------- endmodule 0
2019-11-1 10:18:42　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答举报吴秀英相关推荐 • 请问我要用74ls161怎么计数到2400时钟频率1HZ 2951 • 如果差分对做单端时钟输出，如P端作为时钟输出，另一端应该如何使用？ 514 • 请问ADF4360-8输出电平的问题 1616 • 当你有一个单端输出时钟时，你能把它放在N引脚上吗？ 2782 • 如何将DMA的master端挂在系统存储总线的slave端？ 393 • AD9117输出端有脉冲毛刺 2749 • xilinx源同步输出如何设置数据时钟关系？ 4110 • 请问为什么隔直电容对ADCLK925的输出会产生这么大的影响？ 4692 • 请问AD9954可以在150M时钟下输出任意频率的时钟吗? 2908 • SPI时序 2962 1个回答

答案对人有帮助，有参考价值 0 您发布的代码没有名为shifted_clk1或shifted_clk2的信号。你有 s_clk1和s_clk2，它们似乎依赖于来自DCM的电线temp1和temp2。但是你没有说这些信号应该如何与ref_clk或show相关他们在波形上。如果它们碰巧与ref_clk频率相同，那么他们表现得非常像我期望的那样。 - Gabor

2019-11-1 10:26:22 评论举报杨玲