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你好，
Xilinx的新成员，通过课堂学习。 我的问题是如何在ISE中延迟缓冲区。 我正在使用CB4CLED的输出和其中一个输入到AND到CD4CE的输入。 我发现输出与同一芯片上的输入相差100ps。 我想知道如何使用缓冲区创建一个100ps延迟来匹配输出，这样我就可以正确地增加CD4CE。 我目前正在使用虚拟测试平台，并将编程为Spartan 5E入门板。 谢谢。 克里斯 
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4个回答
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我对你的描述有点困惑，也许你可以帮忙。
我正在使用CB4CLED的输出和其中一个输入到AND到CD4CE的输入。 我发现输出与同一芯片上的输入相差100ps。 我想知道如何使用缓冲区创建一个100ps延迟来匹配输出，这样我就可以正确地增加CD4CE。 CB4CLED有几个输入。 你的哪个输入是ANDing，哪个CD4CE输入是你的ANDing？ 你是如何使用这个逻辑术语“正确增加CD4CE”的？ 如果您正在考虑将此逻辑术语用作CD4CE的时钟，则不应该这样做。 这被认为是异步逻辑设计，Xilinx不支持这种做法。 您的设计是否使用自由运行的时钟？ 如果是，则将此时钟用于设计中的每个寄存器和计数器。 这称为同步逻辑设计，Xilinx FPGA和设计工具经过优化，可支持这种设计风格。 如果您希望使用逻辑信号来禁止寄存器时钟，或禁止计数器进行计数，则正确的方法是将逻辑信号用作时钟使能（或计数使能）。 如果您更具体地描述您的设计，我可以提供更具体的答案。 这是一个基本设计方法的问题，尽可能早在培训中学习。 - 鲍勃埃尔金德 签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。 阅读手册或用户指南。 你读过手册了吗？ 你能找到手册吗？2。 搜索论坛（并搜索网页）以寻找类似的主题。 不要在多个论坛上发布相同的问题。 不要在别人的主题上发布新主题或问题，开始新的主题！5。 学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。 提供有用的详细信息（请与网页，数据表链接）.7。 您的代码中的评论不需要支付额外费用。 我没有支付论坛帖子的费用。 如果我写一篇好文章，那么我一无所获。 |
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它用于向下计数并使用输入时钟与tc触发另一个芯片在其输出变为零时计数跳过。
无论哪种方式，这个问题现在都是无效的，因为我非常棒的老师的实验室说明与他后来所说的起始状态所需的不符。 *叹息*回到绘图板。 顺便说一句，这是一个简单的问题。 如果我想要一个输入延迟，我该怎么做？ 额外的信息是帮助。 我不明白图书馆试图说明如何实现它。 我读过IBUF，它说它可以做到。 |
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顺便说一句，我发现实现我构建的SR锁存器会产生100ps的延迟。
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没有简单的精细分辨率延迟元件。
即使输入“延迟”块也具有宽容差。 如果你想要一个可靠的100pS延迟，你最好的选择是电路板上的铜线迹。 铜传输线中的电子通常遵循光速 - 每英寸150pS或每厘米60pS。 广泛的延迟变化范围是商业CMOS工艺的固有特性，这是异步逻辑设计极其危险且繁琐工作的原因之一。 如果您认为需要将内部FPGA信号延迟100pS，那么您的设计方法就很麻烦。 也许你的教练在他的后兜里有一个秘密技巧，但这对我来说是一个惊喜。 也许解决这个问题的另一种风险较低的方法可能会让您感到满意并给您的教练留下深刻的印象。 - 鲍勃埃尔金德 签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。 阅读手册或用户指南。 你读过手册了吗？ 你能找到手册吗？2。 搜索论坛（并搜索网页）以寻找类似的主题。 不要在多个论坛上发布相同的问题。 不要在别人的主题上发布新主题或问题，开始新的主题！5。 学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。 提供有用的详细信息（请与网页，数据表链接）.7。 您的代码中的评论不需要支付额外费用。 我没有支付论坛帖子的费用。 如果我写一篇好文章，那么我一无所获。 |
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只有小组成员才能发言，加入小组>>
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