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我似乎遇到了一些麻烦,包括Verilog头文件。
也就是说,包含指令本身工作得很好。问题是,生成工具似乎并没有依赖于结果的依赖关系,因此对包含的文件的更改没有重新同步化,也没有发现在任何地方输入额外的手动依赖项。将头文件添加到项目中只是作为虚拟模块,并且可能也有帮助。 另一个黑点是本地目录不在默认包含路径上。尝试通过自定义合成选项将附加路径传递到扭曲,而“-I”选项导致对丢失的选项文件的抱怨,而这些文件我不太明白。 老实说,我可能习惯性地采用C模式,并且可能有更自然的方式来分割Verilog代码来共享共同的定义和功能。 顺便问一下,在命令行上只调用“生成应用程序”构建步骤是可能的吗?我正在使用IAR编写代码,重新编译生成的C代码的完整预构建步骤在调整HDL时有点费时。 |
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1个回答
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“是否可以只调用命令行上的“生成应用程序”生成步骤?”-我通常点击“构建项目”,然后在几秒钟后取消构建,如果在那个时候没有错误报告。编译器在20-30秒后到达API,不需要等待。
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