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嗨，我正在做一个DMA传输到GPIO端口。数据被锁定在50MHz，而我预计它将在100MHz。PBCK4设置为100MHz，这是GPIO端口连接在一起。是否需要2个时钟移动？
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9个回答
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DMA至少需要一个读取周期和一个写入周期——我认为它不能在一个周期内完成。而且，在访问SFR时可能有一些等待状态。其他人，使用CPU切换引脚报告说音调切换需要大约25ns，尽管他们没有公布细节。你得到的更快。
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谢谢。。它的2个周期是有意义的。这并不明显！
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此外，请记住，引脚本身不能处理超过50兆赫。因此，即使I/O引脚可以快速切换，PIN也不会是一个好信号。一个很好的方法就是把ReFrCo引脚路由并运行。当你达到50时，虽然不是很好，但是信号不是很好。你也可以把PBCLK4总线设置为100MHz。这将是到SysCK的2:1，所以任何DMA传输都会使“正常”的传输时间增加一倍。还有额外的总线延迟使得总时间更长。PBCLK4实际上可以在200MHz（至少在MZ EF上）运行，并且我正在更新数据表以反映这一点。
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很高兴知道这是A2修订的新内容，还是只是之前没有记录的能力？说到牧师。A2，什么时候有消息，或者I2C是否已经被调整为A1 Errava建议它会是什么？
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嗨，当讨论这些东西时，总是在混乱或怀疑频率意味着什么。有一个周期需要两个开关，所以5000万个开关/秒的切换率只会在引脚上产生一个25MHz的信号。以200MHz运行的PBCLK2看起来很有希望，所以有2个时钟周期。对于每个SFR访问，它应该给出与PIC32MX对于100MHz芯片所达到的更新速率相同的可能性。对于Aiden.Morrison#2I认为系统互连比图1-1所示的更复杂，参见数据表第4.2和图4-4。在部分矩阵中的ALALL总线，使得CPU能够在访问RAM的同时读取来自Flash的指令。也许DMA也可以同时访问端口寄存器。但是当他们都想访问RAM时，必须有人等待下一个周期。
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这意味着从RAM执行代码比从Flash执行慢吗？
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也许，MIPS CPU每个时钟周期使用一条32位的指令，至少在执行32位本机代码时，较少使用microMIPS或Mips16指令处理。因此，当从RAM执行时，CPU可能必须为每个对RAM的写入或从RAM读取暂停一个或更多个周期。但是它更复杂，因为e CPU有缓存，分别用于指令和数据，所以如果您有循环中的代码，指令可能已经存在，您以前使用的数据也可能就在手边。迈西尔
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我想一些人在几周前发布了一个分析，显示了它实际上可以减缓事情，试图从RAM中而不是从Flash中运行代码，因为与此相关的问题。我不确定它是否被支持，但是它可能是刷新指令高速缓存行，迫使它们加载WITT。H有兴趣的功能，然后锁定他们，使他们不能被驱逐-虽然我不知道我们是否可以锁定MIPS上的缓存线。这将有利于始终能够对缓存预取或总线访问无延迟地运行该代码，理解的一个缺点是，指令缓存的一部分将永久不可用以优化整体应用。
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只有小组成员才能发言，加入小组>>
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