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我想这个问题已经讨论过很多次了，但我不确定是否有人给出确切的答案。我的设备是PIC32MZ，带有200MHz的系统锁和预取模块。所以问题是I/O引脚可以切换多快（使用最有效的代码）？我最初的想法可能是一个指令设置高（5NS）和另一个设置它低（5NS）。所以，不考虑循环开销，我们最终将得到一个10ns周期或者100MHz的方波。所以，再看一下I/O端口，这表明I/O时钟（PBCLK4）运行在100MHz。因此，我的简单假设是I/O管脚的每个状态改变是5ns（指令时间）+10ns（I/O端口更新速率）。这样就剩下15ns+15ns=30ns或33MHz的最大切换频率，这更接近我在设置中看到的。如果其他人也观察到同样的情况，那么最好能听到上面的评论。
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相关的HTTP://www. McCHIP.COM/FUMMS/M920589ASPX
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谢谢你的评论。我所追求的是对什么是可能的，同时坚持规定的时钟速率的一个确定的答案。这似乎是一个棘手的问题，没有人知道答案。谁能从微芯片上得到帮助？可能不相关的一个问题是输出引脚的能力。在数据表中指定的上升/下降时间是非常好的，在我的简单设置中，我看到大约5Ns上升/下降时间。比理论上的切换速率要大得多。这是问题的速率，而不是所得到的信号的质量/谐波含量。
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这有关系吗？你打算用什么机制来读取端口？DMA是有限制的，一个紧密循环是有限制的。当然，你可以写一些无用的紧密循环，它可以在50Mhz读取引脚，但是一旦你必须操纵或移动数据，你就完蛋了。
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你要求支持吗？
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“总有一些替代品，比如CPLD和一些新的微型FPGA”，这是真的。但是当你使用144引脚的PIC32时，使用IO端口输出特定的时序图是非常诱人的。（不那么复杂，成本低）。尽管不建议进行位碰撞（我每天都这样做），但是理解如何产生相当精确的定时是有用的。在MZ的情况下，并且由于缓存和总线延迟，这并不简单。在您的示例中，根据IO总线和指令缓存执行之间的同步，您具有最坏的情况和最佳的情况。在200兆赫的MZ，你可以假设每条指令持续5纳秒。因此，它提供了5个NSEC的上升，5个NSET的下降加上一个或两个时间延迟的IO总线（10毫秒的MZ EF）。结果：在20和30纳秒之间，我不知道如何进行同步，但我测量了25毫微秒，这是一个平均值。此外，如果在UP和DOWN之间引入一个“NOP”，则它不会改变平均频率，表明与指令缓存相比，IO总线较晚。要注意一个效果，你必须添加更多的“NOP”。在范围上可以看到脉冲的持续时间不是恒定的，按10nsec的量子数变化。所以MZ EC的最大值是40Mhz，比MX(！)因为MX没有相同的IO总线延迟问题。
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有时。例如，看看ARM编程SWD规范——它是有效的事务化串行JTAG。它需要一个类似于SPI的通信总线，该总线在事务的中间改变方向，并且由于周转保护而使用9位块，所以除非SPI模块非常灵活，否则无法真正使用SPI模块。外围总线上的D。
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一个非常初步的测试表明EC更快了：我得到了20秒，而不是25秒。
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对不起，EF当然比EC快。总线时钟（PBCLK4）可以设置为200Mhz而不是100Mhz（参见60001320C文档的626页），这是附录B：从PIC32MZ EC迁移到PIC32MZ EF 708页中没有提到的区别。感谢Larry Standage指出这一点。
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