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当生成比特流gettig错误时,请尽快建议。
[包198]没有生产NCD。 所有逻辑都从设计中删除。 这通常是由于设计中没有输入或输出PAD连接,并且没有标记为“SAVE”的网络或符号。 您可以将PAD或“SAVE”属性添加到设计中,也可以运行“map -u”以禁用映射器中的逻辑修剪。 有关修剪问题的更多信息,请在Xilinx Answers数据库中搜索“ERROR:Pack:198”并阅读MAP修正问题的主答复记录。 谢谢, RAJEEV VARSHNEY |
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8个回答
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嗨Rajeev,
正如错误信息中所述,当你的设备没有位置限制或某种方式没有驱动输入并且没有输出来自逻辑或逻辑被修剪掉时会发生这种情况,因为你没有将输出驱动到适当的端口或模块。 请仔细检查以下AR并检查错误原因的所有可能性 http://www.xilinx.com/support/answers/23990.htm 如果这没有帮助,请分享您想要输入和驱动的设计块图,以便我们可以相应地建议您。 问候, Vanitha。 -------------------------------------------------- -------------------------------------------请在发布前进行谷歌搜索, 您可能会找到相关信息。请留下帖子 - “接受为解决方案”,如果提供的信息有用且回复,请给予赞誉 在原帖中查看解决方案 |
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嗨Rajeev,
正如错误信息中所述,当你的设备没有位置限制或某种方式没有驱动输入并且没有输出来自逻辑或逻辑被修剪掉时会发生这种情况,因为你没有将输出驱动到适当的端口或模块。 请仔细检查以下AR并检查错误原因的所有可能性 http://www.xilinx.com/support/answers/23990.htm 如果这没有帮助,请分享您想要输入和驱动的设计块图,以便我们可以相应地建议您。 问候, Vanitha。 -------------------------------------------------- -------------------------------------------请在发布前进行谷歌搜索, 您可能会找到相关信息。请留下帖子 - “接受为解决方案”,如果提供的信息有用且回复,请给予赞誉 |
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嗨vanita mam,
现在我遇到了一个新问题 [Designutils 20-1353]文件'E:/video_overlay/project_5/project_5.runs/synth_1/top.ngc'中未指定单元格。 设计是空的。 磁盘空间不足可能导致此错误。 |
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嗨,这是最简单的设计,我正如下所述
和错误是一样的 `timescale 1ns / 1ps ///////////////////////////////////////////// ///////////////////////////////////////公司://工程师:// //创造 日期:23.12.2013 17:29:45 //设计名称://模块名称:测试//项目名称://目标设备://工具版本://描述:// //依赖项:// // 修订版://修订版0.01 - 文件创建//附加注释://////////////////////////////////// //////////////////////////////////////////////// 模块顶部(aclk,aclken,s_axis_video0_tready,s_axis_video1_tready,m_axis_video_tvalid,m_axis_video_tlast,m_axis_video_tuser); 输入aclk; 输入aclken; wire s_axis_video0_tvalid; wire s_axis_video0_tlast; wire s_axis_video0_tuser; wire s_axis_video1_tvalid; wire s_axis_video1_tlast; wire s_axis_video1_tuser; wire m_axis_video_tready; 电线; 输出线s_axis_video0_tready; 输出线s_axis_video1_tready; 输出线m_axis_video_tvalid; 输出线m_axis_video_tlast; 输出线m_axis_video_tuser; wire [15:0] s_axis_video0_tdata; wire [15:0] s_axis_video1_tdata; wire [15:0] m_axis_video_tdata; v_osd_v5_01_a_0 OSD(.aclk(ACLK),.aclken(aclken),.s_axis_video0_tvalid(s_axis_video0_tvalid),.s_axis_video0_tlast(s_axis_video0_tlast),.s_axis_video0_tuser(s_axis_video0_tuser),.s_axis_video1_tvalid(s_axis_video1_tvalid),.s_axis_video1_tlast(s_axis_video1_tlast),.s_axis_video1_tuser(s_axis_video1_tuser) ,.m_axis_video_tready(m_axis_video_tready),.aresetn(aresetn),.s_axis_video0_tready(s_axis_video0_tready),.s_axis_video1_tready(s_axis_video1_tready),.m_axis_video_tvalid(m_axis_video_tvalid),.m_axis_video_tlast(m_axis_video_tlast),.m_axis_video_tuser(m_axis_video_tuser),.s_axis_video0_tdata(s_axis_video0_tdata)。 s_axis_video1_tdata(s_axis_video1_tdata),. m_axis_video_tdata(m_axis_video_tdata)); endmodule |
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没有找到细胞
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`timescale 1ns / 1ps
模块旋转(输入oldX,oldY,clk,reset,输出newX,newY); // wire newX,newY; reg a11,a121,a2; reg a,a1; reg b,b2; reg s1,s2; adderadd1(.a(a1),. b(b1),. clk(clk),. ce(ce),. s(s121)); // adderadd2(a2,b2,clk,ce,s2); interpolateinterpolate1(.a(s121),. clk(clk),. result(result)); // interpolateinterpolate2(a2,clk,result); reg oi1,oi2; // reg newX,newY; reg result1,result2; 始终@(posedge clk)开始// add1(.oldX(oldX),. io2(oi2),. clk(clk),1,.s1(s1)); // a121 |
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只有小组成员才能发言,加入小组>>
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