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电子发烧友论坛|
大家好，
我最近经历了整整一周的时间，想知道如何在ZC706评估板上处理MIG。 我的环境： ZC706评估板，带微米DDR3 SODIMM存储器（支持高达800MHz / 1,600 MT / s） ISE 14.4 Vivado 2014.3 MIG v1.8（200MHz输入时钟--800MHz DDR时钟） MIG v2.2（200MHz输入时钟--800MHz DDR时钟） 我的问题是： init_calib_complete信号没有可靠地断言。 有时它在编程设备后直接断言，有时需要1-3分钟，而且需要2-3个小时。 我做了什么： Xilinx_Answer_43879_debug.pdf指南 用Chipscope探测核心的调试信号 从单个字节通道挖掘顶层模块的代码 ug473_7Series_Memory_Resources ug586_7Series_MIS_v2_3 甚至还看了一下DDR的Micron规格（对于那些对它感兴趣的人：jtf8c128_256_512x64hz.pdf） 评估板示例设计：xtp244-zc706-mig-c-2015-1 我们通过示波器通过评估板背面的ZynQ引脚查看信号。 我看了看： http://forums.xilinx.com/t5/MIG- ... te/m-p/571435#M7763 http://forums.xilinx.com/t5/MIG- ... gh/m-p/585754#M7858 http://forums.xilinx.com/t5/Simu ... e/m-p/622235#M13053 http://forums.xilinx.com/t5/MIG- ... te/m-p/534475#M6975 http://forums.xilinx.com/t5/Xili ... nt/m-p/424356#M8802 http://www.xilinx.com/support/answers/63463.html 和其他几个线程...... 我的解决方案 除了一个之外，dbg_pi_dqs_found_lanes_phy4lanes一切都搞定了！ 我不得不将时钟频率降低到800MHz以下，因此最后一个字节通道能够在ddr_phy_init的read-level-stage2初始化期间找到它的dq。 ddr_phy_init-module中的dbg_phy_init始终位于INIT_RDLVL_STG2_READ //'h11和INIT_RDLVL_STG2_READ_WAIT //'h12状态之间。 与我的同事交谈时，我们怀疑ZynQ和Memory之间的数据线长度可能存在问题。 对此只有一个论点是xtp244-zc706-mig-c-2015-1 testdesign（尽管只是ready_to_download！），当它与自我合成的mig ip设计进行比较时，它似乎更频繁地接收稳定状态并且花费的时间更少。 关于什么可能导致这种奇怪行为的任何其他想法？ 如果没有，是否可以收到工作的替换板？ 斯特芬 
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4个回答
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有人在想吗？
或者也许是另一种获得解决方案的方法？ 否则，将此问题包含在http://www.xilinx.com/support/answers/51899.html中可能是个好主意 |
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嗨@ steffen.kern，
我意识到你的帖子已经相当陈旧，但只是想知道你是否解决了这个问题并设法让PL DDR在800MHz运行？ 我刚刚从400MHz切换到800MHz，它不会在800MHz时初始化，而在400MHz时则不会。 谢谢 |
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Hi@steffen.kern，
我已经设法在ZC706上获得PL DDR，以便在800MHz成功完成校准。 我不得不在ZC706 MIG教程（XTP244）中找到的设计中添加一些约束。 我原以为Vivado IP目录会提供所有必要的限制，但似乎没有。 我已经将约束附加到这篇文章，以防它们对你有用。 问候， 阿德里安 example_top.xdc 38 KB |
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