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阿齐兹
非常感谢我们注意到这一点 - 目前正在研究这个问题。 -------------------------------------------------- -----------------------不要忘记回答，kudo，并接受为解决方案.------------- -------------------------------------------------- ---------- |
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谢谢！
我已经下载了它。 我按照用户指南中的说明在PlanAhead上重建了项目。 但是，我使用版本13.3而不是13.2并且时序严重失败（？）（后实现Fmax是~120MHz，是所需的250MHz的一半）。 什么时间分数：142意味着什么？ 超过2000个网络无法满足设置时间。 这是正常的吗？ 我想删除XAUI路径并在原始数据路径上实现一些自定义逻辑。 此外，我将以某种更简单，无限制的免费替换North West Logic DMA核心。 （可能我会修改OpenCore：http：//opencores.com/project,pcie_sg_dma或LogiCORE IP AXI DMA v5.00是一个选项吗？Xilinx有一个免费的DMA核心，但第三方评估DMA核心已经 在这个设计中使用。我不明白为什么？ 你会推荐什么？ 我应该回到13.2版本还是继续修改13.3？ 我也很感谢你的评论和评论。 关于我的意图的提示。 可以使用LogiCORE DMA吗？ 或者，开源DMA内核已在Virtex-5演示板上得到验证，并达到令人满意的传输速率，如其文档中所述。 PC端软件也是开源的（http://li5.ziti.uni-heidelberg.de/mprace/）。 是否可以使用NWL核心，可能会在性能方面做出小小的折衷？ 最好的祝福， 阿齐兹 |
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我想我已经找到了关于时间问题的答案：http：//www.xilinx.com/support/answers/43097.htm
编辑：哎呀，答案记录上的技巧对版本13.3没有帮助：smileysad： 不过，我期待着你的建议和 关于DMA问题的评论...... |
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该链接现已恢复到此页面上的参考设计：http：//www.xilinx.com/products/boards/v6conn/reference_designs.htm
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