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夏威夷群岛
只是一个背景，我的设置之前，IGET进入我的问题。 有3个部分，CY8CKIT-042先锋套件 这是连接到1（最终2）XILIX XC957 2XL CPLDS（危险原型的DEV板）10ns引脚到引脚。 然后将它们连接到一个准星64计算机上。对于那些出生于1990后的人来说，它是一个1MHz的8位计算机，具有64 Kbof RAM，使用6510处理器，这是6502的自定义变体。 虽然它是1MHz，在2MHz的CPUUNS，但只有一半的时间（470～500纳秒），所以时间是2MHz，但它只做2兆赫的1MHz。胜利者拿走了另一半。 我的理论是1MHz的VS48兆赫，48兆赫将能够轻易超过1MHz，我不会担心任何事情之前，6510抓住我。到目前为止还没有这么多。 64有一个7.88mhz点时钟（PAL）是/ 4得到两2MHz时相位方向的时钟。我用点时钟的时钟cpldside对话的C64。因此，CPLDISE和7.7MHz脉冲的谈话。 我想用手臂能够养活数据到cpldfor它使用时进行操作的C64然后有时拉回来8bits 28bits。16bits地址和8位数据可能4bits控制线。一旦cplddetects C64说“做些什么”，它将在ARM火一7.88mhz脉冲（~ 125ns）。这armshould陷阱然后回应更多的指令。最后形成这样的CPLD臂 这样拿过来，地址，数据，写了地址，数据，写了地址，数据，写做停止 在做了约1000ns地址已经准备建立470ns和数据有800ns设置。 我试过用一个简单的循环 读DDR 分支等于零- 1 当我尝试计数4“完成”的cpldhad居然说“完成”16。看来阿姆斯失去了脉搏。我把阿明托释放模式，把所有的optimsations最大我不满意ASMso Iworked的C代码，直到我有快乐。鉴于armhas 6时钟每点时钟，时钟和24各6510钟，有48个时钟每64个时钟。 Ithen试过干预。3发生每1预期在这种情况下，这对启动循环一次又一次的撞击效应。 这应该怎么办，什么是正确的方式？ 
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5个回答
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欢迎来到论坛！
我担心中断可能需要太多的时钟周期。 另一种方法是使用UDB进行处理。编程可以在VeriLog完成，马克斯频率的UDB是48 MHz，并且有一些可编程逻辑和一个微小的可编程ALU里面。 鲍勃 |
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没有VHDL？
该UBDs能够处理一些工作，我想推/拉数据向下/向上可以使用内置的fifoblocks然后有cpldpulse他们在共享8位宽总线数据。然而，数据进入fifostill需要来自/去臂和SRAM，所以我需要一个坚实的方式来获得创新的反应，可以UBDs帮助吗？ |
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每个UDB都有CPU可以写入或读取的寄存器。您可以定义信号集连接到引脚，此外引脚组件有OE输入，可以由UDB处理。
对于UDB来说，有一些（2）“作弊表”，这对于查看哪些操作是有效的以及哪些数据的内部路径是非常有用的。 不，不是VHDL，而是Verilog。很容易理解… 鲍勃 |
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好的，看一下文件。给出每一个PECee的详细的细节，但是为了把它组合在一起，它是“这里是预先制作的组件，你称它为你做的方便的功能”，所以我不太确定你是如何设置它们来正确地彼此交谈的，但是要确保我在正确的轨道上，这就是我所能做到的。视为潜在用途。
因此，我会把其中一个PLD块变成一个SR，然后从CPLDD输入引脚将它设置。SRTO的输出知道何时需要它？一旦需要，它会重置SR。这意味着它不会“错过”一个请求，但看起来它会增加很多延迟，是真的吗？ |
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也许PSoC5LP芯片可能更好？80MHz和更好的指令集。如果不是，那么你可以考虑另一个供应商的手臂。很明显，世界上的每一个微芯片都不是一个完美的匹配，没有芯片供应商可以声称他们的产品可以做任何事情。如果有些东西不符合你的要求，那么找到另一种能满足你需求的手臂。http://eN.维基百科.org／wiki／模板：嵌入式ARM基础芯片
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只有小组成员才能发言，加入小组>>
752个成员聚集在这个小组
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请问可以直接使用来自FX2LP固件的端点向主机FIFO写入数据吗？
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