为什么Spartan6快速LVDS时钟输出生成ADC会出现问题？

大家好，
我正在使用Spartan 6 FPGA，我尝试生成LVDS差分时钟来为ADC提供时钟。
我使用SP601评估板，并在FMC连接器的一对引脚上发送差分信号。
这个时钟工作频率高达650Mhz，但我开始在我的ADC上出现问题（缺少周期）。
在大约750MHz时，ADC不再接收时钟。
不幸的是，我没有适当的探头来研究频率如此之高的信号。
我计划生成频率高达1GHz的时钟。
我做了以下结构来生成时钟：PLL_ADV - > ODDR2 - > OBUFDS
PLL的输入时钟是电路板提供的200MHz。
各个组件的实例化如下：
PLL_ADV＃（。BANDWIDTH（“OPtiMIZED”）,. CLKIN1_PERIOD（5000），// 200MHz input.CLKOUT0_DIVIDE（1）,. CLKOUT0_PHASE（0.000）,. CLKOUT0_DUTY_CYCLE（0.500）,. SIM_DEVICE（“SPARTAN6”）,. COMPENSATION（
“内部”），DIVCLK_DIVIDE（3）,. CLKFBOUT_MULT（12），//整体乘以4以产生800MHz输出.CLKFBOUT_PHASE（0.0）,. REF_JITTER（0.005000））u_pll_adv（.CLKFBIN（clkfbout_clkfbin）,. CLKINSEL
（1'b1）,. CLKIN1（sys_clk_ibufg）,. CLKIN2（1'b0）,. DADDR（5'b0）,. DCLK（1'b0），。DEN（1'b0），。DI（16'b0）
DWE（1'b0），REL（1'b0），RST（1'b0），CLKFBOUT（clkfbout_clkfbin），CLKOUT0（clk_adc））;
ODDR2＃（。DDR_ALIGNMENT（“NONE”），//将输出对齐设置为“NONE”，“C0”或“C1”.INIT（1'b0），//将Q输出的初始状态设置为1'b0或
1'b1.SRTYPE（“SYNC”）//指定“SYNC”或“ASYNC”设置/复位）clock_forward_inst（.Q（clk_adc_buf），// 1位DDR输出数据.C0（clk_adc），// 1-
位时钟输入.C1（~clk_adc），// 1位时钟输入.CE（1'b1），// 1位时钟使能输入.D0（1'b0），// 1位数据输入（关联）
与C0）.D1（1'b1），// 1位数据输入（与C1相关）.R（1'b0），// 1位复位输入.S（1'b0）// 1位
设置输入）;
OBUFDS adc_clk（.I（clk_adc_buf）,. O（clk_adc_P）,. OB（clk_adc_N））;
- 在约束文件中：
NET“clk_adc_P”LOC = D9 |
IOSTANDARD = LVDS_25; NET“clk_adc_N”LOC = C9 |
IOSTANDARD = LVDS_25;
你能帮我发现我做错了什么吗？
最好的祝福。