完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
你好！
我目前正在开发一个接口Spartan-3A板的ADC和DAC的项目。 我用一个精细的探头测试了放大器芯片引脚上的放大器输出，并获得了预期的输出。 但是，我遇到了ADC接口的一些问题，因为我无法连接电路板的DAC。 我用逻辑分析仪读取以下信号： AD_CONV =通道0 SPI_SCK =通道1 SPI_MISO（AD_OUT）=通道6 但是，从逻辑分析仪（图像）的结果可以看出，AD_CONV信号不是周期性的。 我试图通过使用等待语句和其他方式使其周期性，但都失败了，信号和时钟有时完全消失了。 任何人都可以帮我解决这个问题吗？ 我附上了图片和代码。 提前致谢！ ADC.vhd 7 KB 
0
|
|
相关推荐
5个回答
|
|
|
|
|
|
2019-8-9 09:49:53
评论
|
|
|
你好@hpoetzl！
从逻辑分析仪，我可以看到频率为2MHz。 但是，由于我已经将输入clk_div连接到50MHz晶振时钟，我有点担心为什么它是2MHz。 我曾尝试将频率降低到1MHz甚至25KHz，但这并没有真正影响任何事情。 谢谢！ |
|
|
|
|
|
|
|
|
2019-8-9 10:03:44
评论
|
|
|
嘿@ hpoetzl！
感谢您的及时答复！ ：D我非常感谢！ 我将时钟频率降低到25kHz，结果如下所示。 第一个图像是连续显示时钟的时间。 但是，在第二张图中显示了应用时钟状态时时钟的实际工作方式。 如您所见，AD_CONV信号不是周期，并且在34个周期后不会发生，如预期的那样。 FF_Proj.vhd 9 KB |
|
|
|
|
|
|
|
|
2019-8-9 10:23:28
评论
|
|
只有小组成员才能发言，加入小组>>
2378 浏览 7 评论
2793 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2260 浏览 9 评论
3334 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2426 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
751浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
537浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
361浏览 1评论
1955浏览 0评论
678浏览 0评论
/7 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1683
淘帖
22974
