[问答]

如何定义pll输出时钟实现彼此异步？

问答对人有帮助，内容完整，我也想知道答案 0 嗨，我需要如何定义pll输出时钟，我期望pll的输出时钟彼此异步。但该工具正在对pll的两个输出时钟进行时序分析。实际上它们是假路径，我怎么能避免这种情况。 0
2019-11-8 07:20:03　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答举报闫康相关推荐 • 怎么利用异步FIFO和PLL结构来实现高速缓存? 1370 • 使用PLL生成时钟 3653 • 请问AD9522-5的11路时钟彼此是同相位吗？ 2824 • LPC43xx PLL相位是否同步？ 331 • 不能输出PLL1对应的时钟 1057 • 怎么使用PLL来获得更高的电平？ 907 • FPGA PLL输出的时钟信号电压是多少？各位大侠赐教啊！ 6552 • 请问我能从PLL，DCM或级联PLL DCM获得多大的输出频率限制？ 1675 • 在FPGA上实现时钟信号的多路同步输出该怎么做呢？ 2356 • 单相桥式整流电路输出电压的波形是怎样的 2714 2个回答

答案对人有帮助，有参考价值 0 嗨，默认情况下，PLL输出时钟将被视为彼此同步，并将进行分析。如果要覆盖此行为并将其声明为false路径 NET“PLL_clk_out1_net_name”TNM_NET = grp1; NET“PLL_clk_out2_net_name”TNM_NET = grp2; TIMESPEC TS_ignore =从“grp1”到“grp2”TIG; 要么该工具将自动创建时间组并传播对MMCM / PLL输出的约束，您可以在TIG约束中使用这些时间组名称。组的名称将类似于pll_instance_name_clkout1，如果在子模块中具有PLL实例化，则将完整的层次结构名称附加到顶层，如top_pll_instance_name_clkout1。您可以在MAP之后生成的PCF文件中找到这些时间组名称。 TIMESPEC TS_ignore =从“pll_instance_name_clkout0”到“pll_instance_name_clkout1”TIG; 谢谢，迪皮卡。谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题张贴。如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星）

2019-11-8 07:29:22 评论举报石俊梅

答案对人有帮助，有参考价值 0 哪个设备＆amp; 您正在使用PLL模式吗？什么是输入和输出时钟要求？ _______________________________________________如果有助于解决您的查询，请将此帖子标记为“接受为解决方案”。因此，它将有助于其他论坛用户直接参考答案。如果您认为该信息有用且面向答复，请给予此帖子称赞。

2019-11-8 07:35:23 评论举报张颖