[问答]

怎么使用PLL来获得更高的电平？

928 pll

问答对人有帮助，内容完整，我也想知道答案 0 你好，我希望产生更高的时钟频率。我们使用PLL来获得更高的电平，但接收的输出数据位移位一位。使用内部时钟时，按正确的顺序接收该位，同时使用PLL（并将乘法器和除法器常数保持为1 - 有效地在输出端实现相同的时钟频率），该位随数据移位而被接收。我们正在使用Spartan 6来产生更高的时钟频率。这就是使用PLL产生时钟延迟的问题吗？如果是，那么解决方案是什么，请您向我解释。谢谢。 0
2020-3-24 06:08:42　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答举报姚志奋相关推荐 • 请问我能从PLL，DCM或级联PLL DCM获得多大的输出频率限制？ 1690 • 请问怎样对电源旁路来获得电源噪声滤除的最大宽带响应？ 1063 • 请问可以使用PLL和BUFG来驱动Virtex5中的OSERDES吗？ 1213 • 如何使用 24 位转换器去除增益模块，从而获得更高的性能？ 1401 • 请问FPGA输出的PLL时钟有正负电平，上下抖动，这是怎么回事呢 6062 • PIC18F45K80上的PLL怎么配置？ 1048 • PLL锁定指示电路设计有什么技巧？ 1917 • quartus中PLL的复位 3504 • 如何校准STM32F407VG RTC精度以获得更高的准确性呢？ 580 • 基于高压VCO的高性能PLL设计 1592 1个回答

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2020-3-24 06:25:39 评论举报李森