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过程（c1_clk0）
开始 if（rising_edge（c1_clk0））然后 case ram_state是 准备好时=> led（2）'0'）; - “000000000000000000000100000000”; - （9 =>'1'，其他=>'0'）; Start_addr -2 c1_p0_wr_en'0'）; c1_p0_rd_en LED（2） LED（2） LED（2） LED（3） ram_state c1_p0_cmd_en 你好， 我们正在使用Spartan6 LX75开发板T0630（http://www.trenz-electronic.de/f ... ments/UM-TE0630.pdf） 在这个主板上有Nanya的DDR3内存（NT5CB64M16DP）。 对于编程，我们使用VHDL和ISE 14.7 我们使用MIG创建了一个RAM接口。 现在沟通存在问题。 我使用ug388构建了一个状态机（参见代码）。 我有问题，calib_done引脚永远不会变为高电平 你可能知道要改变什么或者代码示例与MIG生成的接口通信 谢谢 
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@benkhoff
Calib_done在模拟或硬件中为零？ 请按原样使用示例设计并检查校准是否通过，然后您可以添加自己的用户界面逻辑。 有关详细信息，请参阅UG416 http://www.xilinx.com/support/documentation/ip_documentation/mig/v3_8/ug416.pdf 希望这可以帮助 -Vanitha -------------------------------------------------- -------------------------------------------请在发布前进行谷歌搜索， 您可能会找到相关信息。请留下帖子 - “接受为解决方案”，如果提供的信息有用且回复，请给予赞誉 |
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calib_done在硬件方面保持低水平。
我已经使用了示例设计的模拟，并且在大约26 us之后，calib_done变低了。 感谢用户指南的链接，我已阅读此内容，但仍然有关于如何与生成的界面完全对话的问题。 一般来说，程序是 1.写入数据写入fifo（至少32位） 2.将“写”命令“000”写入命令fifo 3.写“读”命令 4.从读取FIFO读取数据 它是否正确？ 对不起我从来没有用过fpga的外部存储器的基本问题。 |
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@benkhoff
您的用户界面FSM不应对校准产生任何影响，只有在校准后，写入/读取的comamnds才会进入图像。 我建议你通过以下XIlinx AR并按照给定的调试方法进行操作 http://www.xilinx.com/support/answers/43537.html 希望这可以帮助 -Vanitha -------------------------------------------------- -------------------------------------------请在发布前进行谷歌搜索， 您可能会找到相关信息。请留下帖子 - “接受为解决方案”，如果提供的信息有用且回复，请给予赞誉 |
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vsrunga写道：
@benkhoff 您的用户界面FSM不应对校准产生任何影响，只有在校准后，写入/读取的comamnds才会进入图像。 我建议你通过以下XIlinx AR并按照给定的调试方法进行操作 http://www.xilinx.com/support/answers/43537.html 希望这可以帮助 -Vanitha 我似乎记得，在calib_done断言之前，许多用户界面信号必须保持为零。 另一方面，在实际硬件中不高的calib_done可能是另一个问题。 我遇到的一些包括Vref问题和不正确的终止。 - Gabor |
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