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我正在设计一个使用五个STK14CA8设备。这是一个32位的总线联动补加一个第四字节的候位,40位的总
该设计采用了UE CE和HSB(10K)上的脉冲串。 HSB是联动设备之间,拉起来,并发送给我的系统控制器 有一个VCAP,也连接到5个设备 电容的值(参数)是5倍,以满足事实上有5的设备 这是我的问题: 我有5个样本(数百个生产)其中之一的5芯片(通常是0条车道)被破坏的现场。似乎整个装置处于随机状态。重装解决的问题,我不能对任何“失败”会重现问题。客户想知道它为什么失败。 问题, 1。如果你帮的设备,如果设备的vSwitch是略有不同,会发生什么?帽放电指数,如果你切换装置后,VCAP开始放电后,不会影响汽车商店,因为它从根本上改变放电斜率?为什么没有典型的,最小和最大的VSWOT值?他们不可能在所有生产设备能一样吗? 2。经过了多少时间从vswtich穿越到抑制的读和写吗?数据表意味着这真的是零吗? 三。为什么没有提到联动设备在数据表-好像你做不到这一点,至少可靠性。有什么意见吗?(一个成员说可以,但你为什么这么认为?) 4。它似乎也奇怪,柏树脱去伙同HSB在他们最后的启提。那是因为你做不到吗? 谢谢你 |
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2个回答
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HSB引脚结党,不建议在stk14ca8(即0.25微米技术的一部分,是过时的三年后)。在当前一代0.13微米1mb nvsrampart cy14b101la,合伙是允许的。我把原因在你的编号问题的反应。
1。你是对的,是不是所有的vSwitch相同设备。但是,请注意,参数指定的是这样的,它可以提供在最恶劣条件下的储存时间电流的自动存储。既然你已经增加了五次伙同VCAP是建议一个装置,不要紧,当每一部分进入自动存储。在电容器中的电荷将足以提供存储当前的5设备,不论是否所有的设备在同一时间或如果每个设备开始商店开始在不同时间的商店。 # 2:是的,我/操作系统被抑制时立即穿过vSwitch VCC。由于vSwitch水平是最高级别,应用程序应该确保读写不低于2.7V。如果你继续写,然后写入到不同设备的数据会有所不同由于每个设备将继续写直到vSwitch交叉。 (3)STK14CA8HSB配筋不应进行。这是因为低的HSB引脚输入将内部拉HSB引脚低时有一个写入SRAM,HSB将为存储周期保持在低水平,当没有写入SRAM,恒生银行仍将拉低国内tdelaytime。因此,当零件成组,HW店拉动HSB引脚低启动可容纳HSB引脚低下去。该装置完成店首先将释放HSB引脚但其他设备都抱着脚低。对于第一个设备,这是一个条件的硬件商店没有写已经发生。在内部,其HSB引脚拉低T延迟时间。这可以为每个设备在其他设备启动一个硬件存储环。在cy14b101la,这将不会发生,因为低的HSB不会拉低时,内部没有写入SRAM。因此,在CY14B101LA的情况下,允许HSB的结扎。但是,请注意,自动存储禁用功能不应该被使用时,要。这是因为,当HSB引脚的器件具有较高的vSwitch变低功率下降时,它可以启动一个hwstore装置中,VDD没有越过vSwitch。 4。合伙是stk14c88是一个年长的允许,0.8微米技术的一部分,不stk14ca8。因此在STK14CA8中从来没有建议过联合。 当做 拉维 柏树应用 |
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很好。谢谢你的解释。非常感谢!
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只有小组成员才能发言,加入小组>>
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