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大家好,
我使用Spartan-3在定制PCB上运行外部时钟设计。 出于这个问题的目的,考虑董事会是准系统,几乎没有其他逻辑存在。 设计本身是基本的,用于测试目的; 只是一些同步计数器和顶级FSM。 它围绕最大100 MHz输入时钟构建。 我在操作期间监视Spartan-3的Vcc。 信号本身非常正常,但我无法识别稳定的200 MHz信号源。 无论出于何种原因,它是最强大的观测信号,甚至超过了工作时钟。 我在使用100,50和24 MHz外部时钟进行测试时已经注意到了这一点; 我没有测试别人。 它与输入时钟锁相,因此必须在片内某处生成。 有没有人对这个信号的来源有任何想法? 我没有在用户指南或数据表中找到任何指向此类活动的内容。 理想情况下,我可以找到一种方法来删除它,但现在主要的是只是了解它的来源。 |
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10个回答
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考虑:
您的配电网络(电路板,电容器,设备)在100 MHz时谐振。 如果对任何开关感到兴奋,它会以100 MHz的频率响铃。 易于确定:采用正弦波源,并将其设置为100 mV输出到电源轨,看看扫频时会发生什么。 我怀疑你会看到峰值~100 MHz。 由于这个原因,去耦的设计故意不使用相同的电容器(例如仅0.1uF) - 您需要在配电网络中的所有频率上具有低阻抗。 https://www.google.com/url?sa=t&rct=j&q=&esrc=s&source=web&cd=2&cad=rja&uact=8&ved=0ahUKEwiDh7OjgcfPAhUWwWMKHUWKCP8QFgg7MAE&url= HTTP%3A%2F%2Fwww.xilinx.com%2Fsupport%2Fdocumentation%2Fapplication_notes%2Fxapp623.pdf&安培; USG = AFQjCNFxuTDQ2SwOa-TH-Djpc87Wj1zt7A&安培; BVM ... 见图8。 Austin Lesea主要工程师Xilinx San Jose 在原帖中查看解决方案 |
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@ ekozielDid并没有真正到达你看到200 MHz信号的地方。
你的意思是在VCC电源轨上? 你可以张贴你所指的信号的范围吗? -------------------------------------------------- -------------------------------------------------- ----------------没有一个愚蠢的问题。 随意问,但快速搜索,以确保它还没有得到解答。 保持对话,获得Kudos和Accept Solution。 -------------------------------------------------- -------------------------------------------------- ------------------- |
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下面是一个参考屏幕截图。这个特定的一个使用24 MHz输入时钟,并通过持久性对齐1000条迹线。
200 MHz信号是光标之间较小的一致信号,覆盖24 MHz时钟周期。 |
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100 MHz时钟在正边沿和负边沿上的时钟缓冲器上具有功耗。
断开时钟进入芯片时,您是否观察到此电源噪声? (或删除芯片内的所有逻辑?)要检查的一件事是,配电网络上是否有足够的高速去耦。 - 如果提供的信息有用,请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 |
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当时钟与芯片断开时,信号不存在;
功耗是平的,至少在先前的规模。 这种推理对100 MHz输入时钟有一定意义,但我认为它不能解释为什么它仍然存在于50和24 MHz时钟中。 |
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你有一个pll或dcm进行时钟倍增吗?
无论输入时钟如何,噪声的频率是否相同,或者是否跟随它? 另一个测试是减少/改变FPGA内部的逻辑,同时保持时钟输入,看看你是否可以识别哪个逻辑负责它。 我还在调查PDN的过滤问题。 - 如果提供的信息有用,请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 |
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我的设计不使用任何PLL或DCM,我只是仔细检查以确保Xilinx没有推断任何。
无论输入时钟如何,噪声都保持在200 MHz,但锁相到输入时钟。 我正在测试的设计非常简单: 触发信号熄灭时-FSM处于顶层控制状态。 触发周期大约为ms。 - 输入时钟传递给许多8位计数器 - 每个计数器的MSB被传递到异步XOR网络,相互馈送; 最终信号是顶级输出 |
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值得研究你的解耦网络
-------------------------------------------------- -------------------------------------------------- ----------------没有一个愚蠢的问题。 随意问,但快速搜索,以确保它还没有得到解答。 保持对话,获得Kudos和Accept Solution。 -------------------------------------------------- -------------------------------------------------- ------------------- |
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考虑:
您的配电网络(电路板,电容器,设备)在100 MHz时谐振。 如果对任何开关感到兴奋,它会以100 MHz的频率响铃。 易于确定:采用正弦波源,并将其设置为100 mV输出到电源轨,看看扫频时会发生什么。 我怀疑你会看到峰值~100 MHz。 由于这个原因,去耦的设计故意不使用相同的电容器(例如仅0.1uF) - 您需要在配电网络中的所有频率上具有低阻抗。 https://www.google.com/url?sa=t&rct=j&q=&esrc=s&source=web&cd=2&cad=rja&uact=8&ved=0ahUKEwiDh7OjgcfPAhUWwWMKHUWKCP8QFgg7MAE&url= HTTP%3A%2F%2Fwww.xilinx.com%2Fsupport%2Fdocumentation%2Fapplication_notes%2Fxapp623.pdf&安培; USG = AFQjCNFxuTDQ2SwOa-TH-Djpc87Wj1zt7A&安培; BVM ... 见图8。 Austin Lesea主要工程师Xilinx San Jose |
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感谢您到目前为止的回复。
我还在研究一些想法。 我不认为解耦网络有问题。 我不是原来的电路板设计师,但通过原理图看起来,解耦非常强大。 我还有几个不同的样本点可供使用:高端和低端,以及两者的放大网络。 放大器电路具有额外的去耦,并且具有稳定的响应,直到大约800 MHz。 执行@ austin建议的测试,原始样本指向高峰和低侧峰值,最强点为66.7 MHz,但与典型性能相比没有太大增益。 两个峰值的放大点在大约117 MHz处,但是该频率再次没有出现在最终操作信号中。 我没有测试高于120 MHz的设备。 |
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只有小组成员才能发言,加入小组>>
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