完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
我正在为Spartan6设计同步SRAM接口。
每当我合成设计时，都不会使用ILOGIC块中的寄存器来实现端口。 如何强制ISE使用ILOGIC单元中的寄存器来读取数据？ 以上来自于谷歌翻译 以下为原文 I am designing a synchronous SRAM interface for a Spartan6. Whenever I synthesize the design the register in the ILOGIC blocks for the ports are not utilized. How can I force ISE to use the register in the ILOGIC cell for reading the data? 
0
|
|
相关推荐
4个回答
|
|
|
嗨，
如果要将寄存器打包到IOB，请使用IOB属性。 有关语法/用法详细信息，请参阅http://www.xilinx.com/support/documentation/sw_manuals/xilinx14_7/cgd.pdf的第125页，第126页。 谢谢， 迪皮卡。 谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） 以上来自于谷歌翻译 以下为原文 Hi, Use IOB attribute if you want to pack the register in to IOB. Refer to page-125, 126 of http://www.xilinx.com/support/documentation/sw_manuals/xilinx14_7/cgd.pdf for syntax/usage details. Thanks, Deepika. Thanks, Deepika. -------------------------------------------------------------------------------------------- Google your question before posting. If someone's post answers your question, mark the post as answer with "Accept as solution". If you see a particularly good and informative post, consider giving it Kudos (the star on the left) |
|
|
|
|
|
嗨@aldopowell
您的查询是否已回答？ 谢谢， 迪皮卡。 谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） 以上来自于谷歌翻译 以下为原文 Hi @aldopowell Is your query answered? Thanks, Deepika. Thanks, Deepika. -------------------------------------------------------------------------------------------- Google your question before posting. If someone's post answers your question, mark the post as answer with "Accept as solution". If you see a particularly good and informative post, consider giving it Kudos (the star on the left) |
|
|
|
|
|
|
|
|
|
|
|
嗨@aldopowell，好的，请通过标记答案来关闭帖子。谢谢，Deepika。
谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） 以上来自于谷歌翻译 以下为原文 Hi @aldopowell , Ok, please close the thread by marking the answer. Thanks, Deepika. Thanks, Deepika. -------------------------------------------------------------------------------------------- Google your question before posting. If someone's post answers your question, mark the post as answer with "Accept as solution". If you see a particularly good and informative post, consider giving it Kudos (the star on the left) |
|
|
|
|
只有小组成员才能发言，加入小组>>
2361 浏览 7 评论
2782 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2247 浏览 9 评论
3326 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2414 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
730浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
524浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
336浏览 1评论
742浏览 0评论
1935浏览 0评论
/7 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1144
评论
淘帖
4795
