[问答]

如何在rtl模拟确定时检查转换和时序模拟错误？

问答对人有帮助，内容完整，我也想知道答案 0 嗨，我的设计rtl仿真没问题，但是转换仿真失败，它是由0输出延迟引起的，在该延迟下，时钟采样时钟变化后的值而不是时钟变化前的值。有没有办法纠正这个错误？并且PAR时序仿真更糟糕，对外部激励没有响应，如何调试这种情况？深入了解timesim.v文件？反正它不太可读。由于我使用一个BUFGMUX从两个时钟（A，B）中选择时钟，因此报告了一些定时误差，A＆amp; B来自相同的输入时钟并具有不同的频率。我应该先解决时间错误吗？虽然我认为时间问题不应该导致时序模拟没有反应。非常感谢，加斯以上来自于谷歌翻译以下为原文 Hi, My design rtl simulation is ok, but translated simulation fails, it's caused by the 0 output delay, under which clock sample the value after clock change rather than the value before clock changes. is there any way to correct this error? and the PAR timing simulation is worse, there is no response to the external stimuls, how to debug this case? diging into the timesim.v file? it's not so readable anyway. there reporting some timing error as I used one BUFGMUX to select clock from two clocks(A, B), A&B are derived from the same input clock and has different frequency. should I fix the timing error firstly? though I think the timing issue shouldn't cause the timing simulation no reponse. Thanks a lot, Gauz 0
2019-7-16 07:18:47　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答举报王桂芝相关推荐 • 功能，定时模拟和时序约束 830 • Vivado发布实现时序仿真问题有哪些？ 1975 • 为什么timitng模拟没有给出与功能模拟相同的结果 766 • 如何在verilog模拟中模拟flash访问？ 1200 • 时序逻辑等效性的RTL设计和验证流程介绍 2189 • 模拟ADC的前端 2225 • STM32的硬SMBUS 12455 • 怎样精准的通过软件模拟满足I2C总线的时序及各部分定时的要求？ 268 • 如何在某个模拟信号电平启动ADC转换？ 174 • 请问如何在C（TestApp_Peripheral_ppc440_0）中进行模拟与Hyperterminal模拟？ 1295 2个回答

答案对人有帮助，有参考价值 0 嗨，时钟采样时钟变化后的值，而不是时钟变化前的值。有没有办法纠正这个错误？ >>我认为你的意思是设置时间被违反了？您是否在ucf中指定了constarints并且仍然无法满足它们？您是否看到报告的路径上有任何松动？如果您可以分享有关您的设计的更多详细信息，例如输入，输出，数据路径，时钟路径，那么我们可以提供更多输入。问候， Vanitha。 -------------------------------------------------- -------------------------------------------请在发布前进行谷歌搜索，您可能会找到相关信息。请留下帖子 - “接受为解决方案”，如果提供的信息有用且回复，请给予赞誉以上来自于谷歌翻译以下为原文 Hi, clock sample the value after clock change rather than the value before clock changes. is there any way to correct this error? >> I assume you mean set up time was vioalted ? Did you specify constarints in your ucf and still can't meet them? Do you see any slack being reported on the reported path? If you could share more details on your design like what input, what output, the data path, clock path then we may give more inputs. Regards, Vanitha. --------------------------------------------------------------------------------------------- Please do google search before posting, you may find relavant information. Mark the post - "Accept as solution" and give kudos if information provided is helpful and reply oriented

2019-7-16 07:37:37 评论举报张奥

答案对人有帮助，有参考价值 0 嗨Vanitha，我们可以在ISE中生成翻译，地图和标准后生成模拟文件，并在不同阶段运行模拟，以确保RTL设计与不同阶段的设计相同。你的意思应该是PAR时序仿真，其延迟由sdf文件注释，但在转换仿真中，网表中没有线路延迟或单元延迟，因此simu结果以与RTL不同的方式运行（我在哪里＃延迟添加在寄存器分配中）和时间（在哪里有sdf）simu.Thanks，Gauz。以上来自于谷歌翻译以下为原文 Hi Vanitha, we could generate simulation file after translate, map and par in ISE, and run simulation in different stage to make sure that the RTL design is identical with the design in different stage. what you mean should be the PAR timing simulation, which has delay annotated by sdf file, but in translate simulation, there is no wire delay or cell delay in netlist, so the simu result runs in a different way as RTL(where I have #delay added in register assignment) and timing(where has sdf) simu. Thanks, Gauz.

2019-7-16 07:50:10 评论举报李兰英