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4个回答
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您使用的是什么工具修订版？
数据手册显示，当使用JTAG端口访问DNA_PORT（TCK）时，最大时钟频率为2 MHz，当内部访问DNA_PORT宏时，最小时间为50 ns（即50，而不是500）。 [编辑] - 确定重新读取它似乎2 MHz最大值也适用于光纤接入，但低和高周期最小为50纳秒。 - Gabor 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 What tool revision are you using? The data sheet shows a max clock frequency of 2 MHz when using the JTAG port to access the DNA_PORT (TCK), and min high/low periods of 50 ns (that's fifty, not five hundred) when accessing the DNA_PORT macro internally. [Edit] - OK re-reading it seems the 2 MHz max applies on fabric access as well, however the low and high periods are fifty nanoseconds min. -- GaborView solution in original post |
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您使用的是什么工具修订版？
数据手册显示，当使用JTAG端口访问DNA_PORT（TCK）时，最大时钟频率为2 MHz，当内部访问DNA_PORT宏时，最小时间为50 ns（即50，而不是500）。 [编辑] - 确定重新读取它似乎2 MHz最大值也适用于光纤接入，但低和高周期最小为50纳秒。 - Gabor 以上来自于谷歌翻译 以下为原文 What tool revision are you using? The data sheet shows a max clock frequency of 2 MHz when using the JTAG port to access the DNA_PORT (TCK), and min high/low periods of 50 ns (that's fifty, not five hundred) when accessing the DNA_PORT macro internally. [Edit] - OK re-reading it seems the 2 MHz max applies on fabric access as well, however the low and high periods are fifty nanoseconds min. -- Gabor |
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谢谢Gabor，
我实际上看过那个数据表，但我搜索了DNA_PORT而不是DNA，只找到了第12页的部分。我完全错过了表45。 我重新运行我的SIM卡，可以确认2MHz时钟工作正常，但2.01MHz时钟失败。 干杯， 科林 以上来自于谷歌翻译 以下为原文 Thanks Gabor, I had actually looked at that data sheet but I searched on DNA_PORT rather than DNA and only found the section on Page 12. I missed table 45 completely. I've rerun my sim and can confirm that 2MHz clock works fine but a 2.01MHz clock fails. Cheers, Colin |
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是的，我怀疑大约500 ns的警告是指时间段而不是时钟所需的高或低时间。
消息本身有点模糊。 那将符合2 MHz的要求。 顺便说一句，据我所知，没有理由加快DNA阅读速度。 通常，只有在FPGA配置完成后才能读取一次。 然后，您可以在设计运行时根据需要使用该值。 - Gabor 以上来自于谷歌翻译 以下为原文 Yeah, I suspect that the warning about 500 ns was referring to the period rather than the required high or low time of the clock. The message itself was a bit vague. That would then match the 2 MHz requirement. By the way, as far as I can see there's no reason to speed up DNA reading. Typically you should only read it once when the FPGA comes out of configuration. Then you have the value available to be used as needed while the design is running. -- Gabor |
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