完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
@ naveengk14，
该信息应该在设备的数据表中提供。 对于virtex ultracsale，请参阅以下链接： http://www.xilinx.com/support/documentation/data_sheets/ds893-virtex-ultrascale-data-sheet.pdf --Syed -------------------------------------------------- -------------------------------------------请注意 - 请标记答案 如果提供的信息有用，请“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢Kudos .------------------------ -------------------------------------------------- ------------------- |
|
|
|
|
|
嗨Naveen，您在寻找I / O最大频率吗？
如果是，这取决于您使用的IO标准，传输线特性和许多其他因素。 确定最大频率的推荐方法是使用IBIS模拟。 这在数据表中没有规定。-Shreyas -------------------------------------------------- --------------------------------------------尝试搜索你的答案 在发布新帖子之前在论坛或xilinx用户指南中发出问题。请注意 - 如果提供的信息解决了您的问题，请将答案标记为“接受为解决方案”。给予您认为有用的帖子给予荣誉（右边提供的星号） 并回复.---------------------------------------------- ------------------------------------------------ |
|
|
|
|
|
您想知道fpga将起作用的系统时钟频率，即fpga的最大输入时钟。
数据表ds893中提供了fpga模块的开关特性，但系统频率将以您设计RTLcode的方式决定。 在RTL代码中进行设计之后，您可以在vivado工具中实现并检查时序报告。 请查看以下链接，以便对此进行一些很好的讨论 https://forums.xilinx.com/t5/Spartan-Family-FPGAs/Max-clock-frequency/td-p/41854 --Krishna |
|
|
|
|
|
FPGA不像微处理器那种ASIC器件。
在FPGA中，所有逻辑块及其功能都是用户可配置的。您需要准确指定您正在寻找的模块/接口。 是MGT最大频率还是通用IO最大频率还是全局时钟最大频率？ 例如 - Virtex超级MGT收发器可实现最大30.5 GB / S的速度（GTY收发器支持高达30.5Gb / s，GTH收发器支持高达16.3Gb / s） - 在内存接口中可以实现最大2,400兆字节的性能 - 通用IO速度取决于配置的IO标准和电路板物理。 决定IO最大速度的最佳方法是进行信号完整性（SI）仿真。 - 全局时钟树的最大频率为630 M Hz CLKOUTPHY的-PLL最大输出频率为2400 M Hz - 最大MMCM VCO频率为1200 M Hz 就像不同模块的最大频率一样。 http://www.xilinx.com/support/documentation/data_sheets/ds893-virtex-ultrascale-data-sheet.pdf中的逻辑块 ＆安培; HTTP：//www.xilinx.com/support/documentation/selection-guides/ultrascale-plus-fpga-product-selection-guide.pdf 请注意，有时信号完整性（SI）＆amp; 电源完整性（PI）问题可能会限制最大频率规范。 因此，我们始终建议进行SI仿真和PI仿真，以找出确切的最大频率。 _______________________________________________如果有助于解决您的查询，请将此帖子标记为“接受为解决方案”。 因此，它将有助于其他论坛用户直接参考答案。如果您认为该信息有用且面向答复，请给予此帖子称赞。 |
|
|
|
|
|
如果您想知道结构逻辑可以运行的最大频率，请检查数据表中的BUFG规范。
对于Virtex UltraScale，-3速度设备为850MHz。 -------------------------------------------------- ----------------------------别忘了回复，给予kudo并接受为解决方案--------- -------------------------------------------------- ------------------- |
|
|
|
|
只有小组成员才能发言，加入小组>>
2378 浏览 7 评论
2793 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2260 浏览 9 评论
3334 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2426 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
751浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
537浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
361浏览 1评论
1955浏览 0评论
678浏览 0评论
/7 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
7319
评论
淘帖
281
