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如何在同一PLL的输出之间建立固定的关系？
我无法理解每个电源周期的时钟关系是不同的。 PS：我有200mhz的时钟输入。 我正在生成280mhz，40mhz和80mhz的时钟。 我用斯巴达6 100。 以上来自于谷歌翻译 以下为原文 How can I make a fixed relationship between outputs of same PLL? I can not understand that clock relationship is different for every power cycle. PS: I have 200mhz clock input. I am generating 280mhz, 40mhz and 80 mhz clocks. I use spartan 6 100. 
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7个回答
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在第100页的ug382.pdf中，我找到了下面的句子。
在此示例中，参考时钟和输出时钟之间没有相位关系 然而，在输出时钟之间需要相位关系。 我的目的是在FPGA的输出时钟之间建立固定的关系。 这是我想要的吗？ 检查 频率合成=>仅选中此框 PLL补偿=>内部（确保选择内部） 以上来自于谷歌翻译 以下为原文 In ug382.pdf page 100, I found the below sentence. In this example, no phase relationships between the reference clock and the output clocksare required, however, there are phase relationships required between the output clocks. My purpose is to have fixed relationship between output clocks of FPGA. Is this what I want? Checking Frequency Synthesis => check this box only PLL compensation => INTERNAL (make sure internal is selected) |
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看起来您想要输入时钟和输出之间的相移。
为此，请为输入时钟的每个输出时钟指定所需的相移值，如下所示。 -------------------------------------------------- ---------------------------------------------请将帖子标记为 如果提供的信息能够回答您的问题/解决您的问题，请“接受为解决方案”。给予您认为有用的帖子。 以上来自于谷歌翻译 以下为原文 Looks like you want a phase shift between the input clock and the outputs. To do this, specify the value of phase shift you want for each of the output clocks wrt input clock as shown below. ----------------------------------------------------------------------------------------------- Please mark the post as "Accept as solution" if the information provided answers your query/resolves your issue. Give Kudos to a post which you think is helpful. |
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即使我输入相移=>
40mhz输出和280mhz输出之间的相位关系对于每个功率周期是随机的（（甚至不依赖于编译。我关闭电源然后再次打开然后在FPGA的所有时钟输出之间的不同相位） 以上来自于谷歌翻译 以下为原文 Even though I enter phase shift => The phase relationship between 40mhz out and 280mhz out is random for each power cycle( (not even compilation dependent. I turn of power and turn on again then different phase between all clock outputs of FPGA) |
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输入时钟和输出时钟之间的相位关系应该是常数。您如何测量时钟之间的相位关系？
你在确定它们吗？输入时钟是否有一些抖动？ 如果是，您是否在时钟向导中指定了正确的抖动值？ -------------------------------------------------- ---------------------------------------------请将帖子标记为 如果提供的信息能够回答您的问题/解决您的问题，请“接受为解决方案”。给予您认为有用的帖子。 以上来自于谷歌翻译 以下为原文 The phase relationship between the input clock and the output clocks should be constant. How are you measuring the phase relationship between the clocks? Are you scoping them? Does the input clock has some jitter? If yes, have you specified the correct jitter value in the clocking wizard? ----------------------------------------------------------------------------------------------- Please mark the post as "Accept as solution" if the information provided answers your query/resolves your issue. Give Kudos to a post which you think is helpful. |
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是的，相位关系应该是恒定的，但不是。
我有一个2GHz的示波器，我关闭电源并从示波器检查。 输入时钟的抖动小于50ps，相位相差10ns，具体取决于电源周期。 以上来自于谷歌翻译 以下为原文 Yes the phase relationship should be constant but not. I have an 2GHz oscilloscope, I turn off and on the power and check from oscilloscope. Input clock's jitter is less than 50ps, the phase differs 10ns depending on power cycle. |
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你能否发布显示问题的范围镜头？
请分享以下scopeshots-1）CLKIN和CLKOUT02）CLKIN和CLKOUT13）CLKOUT0和CLKOUT1 -------------------------------------------------- ---------------------------------------------请将帖子标记为 如果提供的信息能够回答您的问题/解决您的问题，请“接受为解决方案”。给予您认为有用的帖子。 以上来自于谷歌翻译 以下为原文 Can you please post the scope shots showing the issue? Please share the following scopeshots- 1) CLKIN with CLKOUT0 2) CLKIN with CLKOUT1 3) CLKOUT0 with CLKOUT1----------------------------------------------------------------------------------------------- Please mark the post as "Accept as solution" if the information provided answers your query/resolves your issue. Give Kudos to a post which you think is helpful. |
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感谢您的帮助。我将准备这些并明天更新。
如果您能同时评论PLL属性和设置，我将很高兴。 哪些设置很重要？ 以上来自于谷歌翻译 以下为原文 Thanks for the help. I will prepare these and update you tomorrow. I will be happy if you can comment on PLL attributes and settings in the meanwhile. Which settings are important? |
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只有小组成员才能发言，加入小组>>
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求一块XILINX开发板KC705，VC707，KC105和KCU1500
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