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6 个讨论
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Johnsin Tao:
您好,感谢您的解答。还有几个问题想要问您一下。 1.datasheet中说当Vsense引脚的电压小于91%或大于109%的Vref的时候,PWRGD为低电平;在大于94%和小于106%的Vref时,PWRGD为高电平。那当Vsense电压在91%-94%或106%-109%的区间时,PWRGD电平是什么?是个固定状态么? 2.在TPS54620的datasheet中对PWRGD做了定义,但感觉表达的不是很清楚。在datasheet中对此引脚进行定义时,说“引脚下拉至低电平并且引脚浮动”。对此句话不是很理解。希望您能否帮我解答一下? |
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崔佳雯啊 发表于 2019-7-1 15:07 Hi YaBin: 按照datasheet第四页参数表,Vsense电压上升rising 到94%时PWRGD输出good, 下降falling到91%以下PWRGD输出fault; 同样上升到109%时间PWRGD输出fault, 下降到106%以下PWRGD输出good。 |
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nwyerwer 发表于 2019-7-1 15:14 按照datasheet 对PWRGD的描述:Once the VSENSE pin is between 94% and 106% of the internal voltage reference the PWRGD pin pull-down is de-asserted and the pin floats. It is recommended to use a pull-up resistor between the values of 10kΩ and 100kΩ to a voltage source that is 5.5V or less. 即一旦sensen引脚电压介于内部基准电压的94%到106%之间, PWRGD的导通拉低状态处于非积极状态(PWRGD是MOS的结构,非积极状态就是不导通), 所以此时PWRGD以高阻状态输出,即foalt状态,此时建议PWRGN通过10~100k电路上拉到5.5V(或者低于), 使得PWRGD以高电平状态输出。 |
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nwyerwer 发表于 2019-7-1 15:32 Johnsin Tao: 您好,十分感谢您的解答,我受益匪浅。 最后想问一下。贵公司有没有关于此芯片管脚驱动其他电源芯片使能管脚的原理图?我要找一份参考一下。或者是上电后PWRGD电平以及电压启动的时序图。感觉芯片datasheet中给出的图(图片所示)太粗略了,信息精确度不高。这边被供电的芯片对前后上电时序有着严格的要求,所以想找份更精确一点的时序图。 不管怎样,再次感谢您的解答! |
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崔佳雯啊 发表于 2019-7-1 15:37 TI没有单独出来说明TPS54620与其他芯片通过PWRGD来控制时序的文档,按照你之前的电路是没有问题。你只需要用示波器来确认您的时序控制即可,可以多确认几片板子,时间误差上比较小。另外你还可以通过SS脚的电容来调整启动快慢的目的。 |
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