不能将PLL与BUFPLL一起使用

大家好。
我正在尝试使用Spartan6 -3芯片从ti的400 Msps adc（ADS5474）获取数据。
我想我对selectIO结构，s6数据表，adc数据表等有很好的了解。
由外部合成器计时的ADC，频率可以从大约30到400 MHz变化。
ADC输出-LVDS，最大200 MHz ddr，数据边沿与adc的输出时钟对齐。
我有一些限制：
1）样板设计和制造。
2）ADC数据对达到整个边缘，不仅是一半。
3）ADC频率可以随时改变。
由于ADC频率变化，我不能将PLL与BUFPLL一起使用（我不想每次都使用DRP）
由于整个银行跨越，我不能在输入时钟上使用IDELAY。
我现在看到的唯一方法 - 使用四个BUFIO2（两个因为ddr模式而x2因为全银行数据跨度）
现在我正试图只实施银行的一半，然后将两者兼顾。
这是ADC用于iserdes的时钟输入代码：
IBUFDS
＃（
.DIFF_TERM（“TRUE”），//差分端接（Virtex-4/5，Spartan-3E / 3A）
.IOSTANDARD（“LVDS_25”）//指定输入I / O标准
）
IBUFDS_ADC_CLK
（
.O（w_adc_dry_ibuf），//缓冲输出
.I（ADC_DRY_P），// Diff_p缓冲输入（直接连接到顶级端口）
.IB（ADC_DRY_N）// Diff_n缓冲输入（直接连接到顶级端口）
）;
BUFIO2
＃（
.USE_DOUBLER（“TRUE”），
.DIVIDE（2），
.DIVIDE_BYPASS（“FALSE”），
.I_INVERT（“FALSE”）
）
BUFIO_inst
（
.I（w_adc_dry_ibuf），//时钟缓冲输入
.IOCLK（w_adc_dry_bufio1），
.SERDESSTROBE（w_bufio_serdesstrobe），
.DIVCLK（w_adc_dry_bufiodiv）
）;
BUFIO2
＃（
.USE_DOUBLER（“FALSE”），
.DIVIDE（1），
.DIVIDE_BYPASS（“TRUE”），
.I_INVERT（“TRUE”）
）
BUFIO_inst2
（
.I（w_adc_dry_ibuf），//时钟缓冲输入
.IOCLK（w_adc_dry_bufio2）//时钟缓冲输出
）;
w_adc_dry_bufio1  -  posedge，w_adc_dry_bufio2- negedge。
我写约束：
NET“ADC1_DRDY_P”TNM_NET = ADC1_DRDY_P;
TIMESPEC TS_ADC1_DRDY_P = PERIOD“ADC1_DRDY_P”6 ns HIGH 50％;
TIMEGRP“TG_ADC0”= pads（“ADC1_ *”）除了PADS（“ADC1_DRDY *”）;
在ADC1_DRDY_P上升之前，TIMEGRP“TG_ADC0”OFFSET = IN -0.500 ns有效2.000 ns;
TIMEGRP“TG_ADC0”OFFSET = IN -0.500 ns有效2.000 ns在ADC1_DRDY_P下降之前;
（现在是333 MHz，因为400 MHz的约束根本无法满足.arelay有一些问题（AR＃38408），我尽量不使用它:)）
最后，我的问题:)
在这种配置中（两个bufio，一个倒置）ISE不分析FALLING路径。
它试图用两个时钟“击中”一个RISING有效窗口（2.0 ns） -  w_adc_dry_bufio1和w_adc_dry_bufio2。
以下是时序分析器的一些词：
时序约束：TIMEGRP“TG_ADC0”OFFSET = IN -0.5 ns有效2 ns COMP COMP“ADC1_DRDY_P”“上升”;
........设置路径：
松弛：0.268ns（要求 - （数据路径 - 时钟路径 - 时钟到达+不确定性））
来源：ADC1_DATA_N（PAD）
目的地：ts11_adc_inst / input_flops_loop [4] .ISERDES2_inst（FF）
目标时钟：ts11_adc_inst / w_adc_dry_bufio1以0.000ns的速度上升
要求：-0.500ns ........松弛：3.318ns（要求 - （数据路径 - 时钟路径 - 时钟到达+不确定性））
来源：ADC1_DATA_P（PAD）
目的地：ts11_adc_inst / input_flops_loop [4] .ISERDES2_inst（FF）
目的地时钟：ts11_adc_inst / w_adc_dry_bufio2以3.000ns的速度上升
要求：-0.500ns ........保持路径：
松弛（保持路径）：-3.040ns（要求 - （时钟路径+时钟到达+不确定性 - 数据路径））
来源：ADC1_DATA_P（PAD）
目的地：ts11_adc_inst / input_flops_loop [2] .ISERDES2_inst（FF）
目的地时钟：ts11_adc_inst / w_adc_dry_bufio2以3.000ns的速度上升
要求：2.500ns ........松弛（保持路径）：0.035ns（要求 - （时钟路径+时钟到达+不确定性 - 数据路径））
来源：ADC1_DATA_P（PAD）
目的地：ts11_adc_inst / input_flops_loop [2] .ISERDES2_inst（FF）
目标时钟：ts11_adc_inst / w_adc_dry_bufio1以0.000ns的速度上升
要求：2.500ns
我看到，上升的约束（bufio1时钟）有一些余量，但下降的约束没有以正确的方式分析。
目标时钟：ts11_adc_inst / w_adc_dry_bufio2以3.000ns上升，分析了“RISING”部分的时序约束...
我应该如何编写OFFSET或其他任何东西才能使其工作？
:)
谢谢。
--Dies diem docet。



以下为原文

Hello everybody.

I'm trying to acquire data from TI's 400 Msps adc (ADS5474) with Spartan6 -3 chip.
I think I have pretty good knowledge of selectIO structure, s6 datasheets, adc datasheet etc.
ADC clocked by external synth, frequency can change from about 30 to 400 MHz.
ADC output - LVDS, maximum 200 MHz ddr, data edge aligned with adc's output clock.

Some restrictions I have:
1) Sample board is designed  and manufactured.
2) ADC data pairs comes to whole edge, not only one half.
3) ADC frequency can change on the fly.

I cannot use PLL with BUFPLL because of ADC frequency changing (i don't want to use DRP every time)
I cannot use IDELAY on input clock because of whole bank spanning.
Only way i see now - using four BUFIO2 (two because of ddr mode and x2 because of full bank data span)

Right now i'm trying to implement only one half of bank, then will do both.
This is the code for clock input from ADC to use in iserdes:

IBUFDS    #(        .DIFF_TERM        ("TRUE"),     // Differential Termination (Virtex-4/5, Spartan-3E/3A)        .IOSTANDARD       ("LVDS_25")   // Specify the input I/O standard    )    IBUFDS_ADC_CLK    (        .O  ( w_adc_dry_ibuf ), // Buffer output        .I  ( ADC_DRY_P      ), // Diff_p buffer input (connect directly to top-level port)        .IB ( ADC_DRY_N      ) // Diff_n buffer input (connect directly to top-level port)    );BUFIO2    #(        .USE_DOUBLER   ( "TRUE" ),        .DIVIDE        ( 2 ),        .DIVIDE_BYPASS ( "FALSE" ),        .I_INVERT      ( "FALSE" )    )    BUFIO_inst    (        .I( w_adc_dry_ibuf  ),      // Clock buffer input        .IOCLK( w_adc_dry_bufio1 ),        .SERDESSTROBE ( w_bufio_serdesstrobe ),        .DIVCLK ( w_adc_dry_bufiodiv )    );BUFIO2    #(        .USE_DOUBLER ( "FALSE" ),        .DIVIDE      ( 1 ),        .DIVIDE_BYPASS ( "TRUE" ),        .I_INVERT    ( "TRUE"  )    )    BUFIO_inst2    (        .I( w_adc_dry_ibuf  ),      // Clock buffer input        .IOCLK( w_adc_dry_bufio2 )     // Clock buffer output    );
w_adc_dry_bufio1 - posedge, w_adc_dry_bufio2 - negedge.

i write constraints:
NET "ADC1_DRDY_P" TNM_NET = ADC1_DRDY_P;TIMESPEC TS_ADC1_DRDY_P = PERIOD "ADC1_DRDY_P" 6 ns HIGH 50%;TIMEGRP "TG_ADC0" = PADS("ADC1_*") EXCEPT PADS("ADC1_DRDY*");TIMEGRP "TG_ADC0" OFFSET=IN -0.500 ns VALID 2.000 ns BEFORE ADC1_DRDY_P RISING;TIMEGRP "TG_ADC0" OFFSET=IN -0.500 ns VALID 2.000 ns BEFORE ADC1_DRDY_P FALLING; (it's for 333 MHz now, because 400 MHz constraints cannot meet at all. There is some issues with idelay (AR#38408), and i try not to use it :) )

At last, my question :)
In this configuration (two bufio's, one inverted) ISE does not analyze FALLING path. It tries to "hit" one RISING valid window (2.0 ns) with both clocks - w_adc_dry_bufio1 and w_adc_dry_bufio2.

Here are some words from Timing analyzer:

Timing constraint: TIMEGRP "TG_ADC0" OFFSET = IN -0.5 ns VALID 2 ns BEFORE COMP "ADC1_DRDY_P"         "RISING";
........
Setup paths: Slack:                  0.268ns (requirement - (data path - clock path - clock arrival + uncertainty))    Source:               ADC1_DATA_N<4> (PAD)    Destination:          ts11_adc_inst/input_flops_loop[4].ISERDES2_inst (FF)    Destination Clock:    ts11_adc_inst/w_adc_dry_bufio1 rising at 0.000ns    Requirement:          -0.500ns
........
Slack:                  3.318ns (requirement - (data path - clock path - clock arrival + uncertainty))    Source:               ADC1_DATA_P<4> (PAD)    Destination:          ts11_adc_inst/input_flops_loop[4].ISERDES2_inst (FF)    Destination Clock:    ts11_adc_inst/w_adc_dry_bufio2 rising at 3.000ns    Requirement:          -0.500ns
........
Hold paths:  Slack (hold path):      -3.040ns (requirement - (clock path + clock arrival + uncertainty - data path))    Source:               ADC1_DATA_P<2> (PAD)    Destination:          ts11_adc_inst/input_flops_loop[2].ISERDES2_inst (FF)    Destination Clock:    ts11_adc_inst/w_adc_dry_bufio2 rising at 3.000ns   Requirement:          2.500ns
........
Slack (hold path):      0.035ns (requirement - (clock path + clock arrival + uncertainty - data path))    Source:               ADC1_DATA_P<2> (PAD)    Destination:          ts11_adc_inst/input_flops_loop[2].ISERDES2_inst (FF)    Destination Clock:    ts11_adc_inst/w_adc_dry_bufio1 rising at 0.000ns    Requirement:          2.500ns  
I see, that rising constraits (bufio1 clock) are met with some margin, but falling constraints are not analysed in correct way. Destination Clock: ts11_adc_inst/w_adc_dry_bufio2 rising at 3.000ns analysed in timing constraint for "RISING" part...
How should i write OFFSET or anything else to make it work? :)

Thank you.
--
Dies diem docet.