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我正在尝试在FX2LP上创建一个FPGA接口。我已经使用了应用说明AN61345斯巴达6的设计，只是改变FPGA引脚匹配我自己。如果我使用USB控制中心发送一些字节到FX2LP，它报告它工作正常。但是，当我试图读取它们时，它会产生以下错误。
传输中的批量错误失败：997 有人能告诉我这是什么意思吗？我有点惊讶的是，示例设计将不仅仅是在盒子外工作。 谢谢 乔恩 以上来自于百度翻译 以下为原文 I am trying to get an FPGA interface working on a FX2LP. I have used the application note AN61345 Spartan 6 design, just changing the FPGA pins to match my own. If I use the USB control centre to send some bytes to the FX2LP it reports that it worked fine. However when I try to read them back it gives the following error. BULK IN transfer failed with Error Code:997 Can someone tell me what this means? I am a bit surprised that the example design would not just work out of the box. Thanks Jon 
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22个回答
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如PRJI建议的，请探索线路。
您还可以探测PAX1的FX2LP，以检查此引脚是否高。 可能FPGA没有被正确配置，或者可能是FPGA坏了。 如果您有另一个ZTEX 1.11模块，您可以尝试在另一个板上运行相同的示例。 谢谢 尼基尔 以上来自于百度翻译 以下为原文 As PRJI suggested, please probe the lines. You could also probe PA1 of FX2LP to check if this pin is high. Probably the FPGA is not configured properly or might be that FPGA has gone bad. If you have another ZTEX 1.11 module, you could try running the same examples on the other board. Thanks Nikhil |
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您好!
我在Web上测试了比特流。在PIN映射中似乎有一个错误。 请尽快建立一个技术支持案例。 无论如何，我们将在今天或明天修复最新的项目（这个过程已经开始）。 一旦Web上有正确的项目，我会立即留言。 谢谢你提醒我们。 谢谢 尼基尔 以上来自于百度翻译 以下为原文 Hi I tested the bit-streams on web. There seems to be a bug in the pin-mapping. Please create a tech-support case, if you require the projects ASAP. In any case we will be fixing the projects latest by today or tomorrow ( the process has been initiated). I will drop a message as soon as the correct projects are available on web. Thanks for brinnging it to our notice. Thanks Nikhil |
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很高兴听到我不太愚蠢，不能举个例子！
谢谢！ 以上来自于百度翻译 以下为原文 Nice to hear that I'm not too stupid to run an example! THX! |
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里奇
你能给我你的电子邮件ID吗？ 谢谢 尼基尔 以上来自于百度翻译 以下为原文 Richie can you please give me your email id? Thanks Nikhil |
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使用新的.BIT文件，一切都很好！
谢谢 以上来自于百度翻译 以下为原文 With the new .bit files everything works fine! THX |
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伟大的！文档和文件将很快上传到网上！
以上来自于百度翻译 以下为原文 Great! The documentation and the files will be uploaded on web soon! |
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你能把固定文件发给我还是解释问题？
以上来自于百度翻译 以下为原文 Can you send me the fixed file or explain the problem? |
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K2010
网络上的文件是最新的。你可以从CyPress网站下载它们。 以上来自于百度翻译 以下为原文 K2010 The files on web are the latest ones. You can download them from Cypress.com |
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你好，
你使用ZTEX模块吗？流线型的例子吗？你能完成多少转账？ 你能探测一下界面线，让我知道你的观察结果吗？ -普吉 以上来自于百度翻译 以下为原文 Hi, Are you using ZTEX module? Does streamer example work ? How many OUT transfers could you perform? Could you please probe the interface lines and let me know your observations? -PRJI |
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我设法把它搞定了。有些设置是不正确的。
以上来自于百度翻译 以下为原文 I managed to get it going. There was some setting that were not correct. |
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我也有同样的问题。
哪些设置？ 我使用的是ZETEX模块。 以上来自于百度翻译 以下为原文 I have the same problem. Which settings? I'm using a Zetex module. |
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我不使用ZTEX模块。如果你发布你的描述符，我可能会有所帮助。
乔恩 以上来自于百度翻译 以下为原文 I'm not using a Ztex module. If you post your descriptors I may be able to help. Jon |
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你好，
流线型的例子吗？你能完成多少转账？ 你能探测一下界面线，让我知道你的观察结果吗？ -普吉 以上来自于百度翻译 以下为原文 Hi, [size=11.333333015441895px]Does streamer example work ? How many OUT transfers could you perform? [size=11.333333015441895px]Could you please probe the interface lines and let me know your observations? [size=11.333333015441895px]-PRJI |
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你好，里奇72
它是你使用的斯巴达6ZTEX模块吗？ 谢谢 尼基尔 以上来自于百度翻译 以下为原文 Hi Richie72 Is it a Spartan6 Ztex module you are using? Thanks Nikhil |
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是的，我使用StAut6 ZETEX 1.11模块。
我尝试运行AN61345应用笔记的例子，没有任何改变。 PRGI：我可以执行批量传输4次。 以上来自于百度翻译 以下为原文 Yes, I'm using the Spartan6 Zetex 1.11 module. I'm trying to run the examples of the AN61345 application notes, without any changes. @prji: I can execute Bulk Out Transfer 4 times. |
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你好，
由于EP2 OUT是512×4，您将能够做2K的向外传输，这些数据包到FX2LP的输出缓冲器而不是FPGA。看来您的FPGA没有被正确配置或者没有在控制或数据引脚上获得适当的电压。每次退出时检查标志（FLAGD和FlagA）状态，在数据转移示例的情况下，在第四次传输之后应该改变。由于Telever示例中的数据传输是单向的，所以我建议您开始使用这个示例进行调试，隔离问题更容易。探索数据线，以确保FPGA已正确配置，并泵送数据到FX2LP。 -普吉 以上来自于百度翻译 以下为原文 Hi, Since EP2 OUT is 512 x 4 you will be able to do 2K of OUT transfer, these packets go to OUT buffer of FX2LP not to FPGA. It seems your FPGA is not configured properly or not getting proper voltage on control or data pins. Check Flag(FlagD and FlagA) status after each Out transfer, it should change after 4th transfer in case of dataloopback example. As the data transfer in the Streamer example is unidirectional I would suggest you to start debugging with this example, it would be easier to isolate issue. Probe on data lines to ensure FPGA has been configured properly and is pumping data to FX2LP. -PRJI |
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里奇
你如何加载FPGA比特流？ 您是先加载FX2LP映像，然后加载应用程序中提到的FPGA位流（通过JTAG）。注意事项？ 谢谢 尼基尔 以上来自于百度翻译 以下为原文 Richie How are you loading the FPGA bit stream? Are you first loading the FX2LP image and then loading the FPGA bit-stream (through JTAG) as mentioned in the App. Note? Thanks Nikhil |
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只有小组成员才能发言，加入小组>>
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