从Ext.CK作为输出使用哪个用户模块好呢？

您的计数器除以2，周期设置为1。
问候，Dana。



     以下为原文
  Your counter is dividing by 2 with a period set to 1.
     
    Regards, Dana.

如果周期是1，我怎么能产生与输入相同的频率？哪个用户模块更喜欢？该用户模块的属性设置？



     以下为原文
   how can i generate same frequency as input if period is 1?which user module prefer?properties setting for that user module?

如果需要相同的输出频率，可以将“定时器”用户模块的周期寄存器设置为0，并将终端计数脉冲宽度设置为半个时钟周期。
你能让我们知道为什么你想要定时器配置相同的输出频率吗？



     以下为原文
  If you want same output frequency, you can set the period register of "timer" user module to 0 and set the terminal count pulse width to one-half clock cycle.  
    Can you please let us know why do you want timer to be configured with same output frequency?

如果您试图反输入一个输入，但是用50%的DC，RJVB建议
申请。但是TC设置为1/2 CLK并不是绝对必要的，正如您可以使用的那样。
TC对输出频率进行比较。
问候，Dana。



     以下为原文
  If you are trying to regurgitate an input, but with DC of 50%, rjvb recommendations
    apply. But it is not absolutely necessary to have Tc set at 1/2 clk, as you could use
    Tc vs Compare out as the output frequency.
     
     
     
    Regards, Dana.

     以下为原文
   

     以下为原文
   

见附件
除以1分
135.2 K



     以下为原文
  See attached

•   Divide by 1 Timer.jpg 135.2 K
  
  

我对此表示纠正，RJVB是正确的。它需要一个周期＝0和TC＝1/2个时钟。
产生50%／1波形。只发生在TC输出上，比较是
无关紧要。
数据表在将TC置于1时钟的部分中有点误导性，导致一个
相信/ 1个话题仍然是相关的。
问候，Dana。



     以下为原文
  I stand corrected on this, rjvb is correct. It takes a Period = 0 and Tc = 1/2 clock
    to produce a 50% /1 waveform. That occurs only on Tc output, compare out is
    irrelevant.
     
    Datasheet is a tad misleading in the section of placing Tc at 1 clock, leads one to
    believe /1 topic still relevant.
     
    Regards, Dana.

我读这篇文章越多，就越困惑。
0的周期值将输入源时钟移位半个时钟周期，产生一个分频时钟。/ 27/24／22／21xxx，CYWSb6953，CYWS6C6215，CY8CYD02/03/04D，CY8CYD03/04D，CY8CTM110，CY8CTM110，CY8CTM120，CY8CTMA120，CY8C21X45，CY8CTMA300，CY8CTMA301，CY8CTMA301D，CY8CXX45，CY8CPLC20，CY8CYLD16P01，CY8C28 XXX设备系列，终端计数脉冲W在CY8C29中IDTH必须设置为半个周期。
这是否意味着，因为它列出了特定的部分，Tc必须设置为1/2，TC可以是1个时钟的部分吗？
问候，Dana。



     以下为原文
  The more I read this section, the more confusing it is -
     
    A period value of zero outputs the input source clock shifted by one-half clock cycle, producing a divide-
by-one clock. In the CY8C29/27/24/22/21xxx, CY8C23x33, CYWUSB6953, CY7C64215,
CY8CLED02/04/08/16, CY8CLED03D/04D, CY8CTST110, CY8CTMG110, CY8CTST120,
CY8CTMG120, CY8CTMA120, CY8C21x45, CY8CTMA300, CY8CTMA301, CY8CTMA301D,
CY8C28x45, CY8CPLC20, CY8CLED16P01, CY8C28xxxdevice families, the terminal count pulse width
must be set to one-half cycle.
     
    Does that mean, since it listed specific parts, Tc had to be set to 1/2, that there are parts that Tc can be 1 clock ?
     
    Regards, Dana.