无法模拟isim中的MCB示例设计

我尝试在isim中运行MCB sp601示例设计（无更改），但在16位数据总线上看不到任何内容从MCB出来。
（在附件中突出显示）。同样是ras，cas，我​​们发信号的时间看起来并不合适。
这是设计的问题还是仅仅是问题的问题。
我正在使用vhdl作为内存模型的MCB块和verilog。
我也在isim中反复得到这个警告。
警告：NUMERIC_STD.TO_INTEGER：检测到元数据，返回0。
警告：这是isim的限制版本。当前的设计超出了设计限制，模拟的性能将降低。
这是因为ISIM ??我还附上了模拟的快照。
（突出显示似乎不正确的信号）。
xilinxforum.docx 180 KB



以下为原文

I tried to run MCB sp601 example design ( no changes) in isim but  could not see anything on the 16bit data bus going to memory out of MCB.

(Highlighted in the attached file) .Also the ras,cas, we signal timing does not look right.

Is this a problem with the design or just a problem of isim. I am using vhdl for MCB block and verilog for the memory model.

I also get this warning repeatedly in isim.


warning:NUMERIC_STD.TO_INTEGER:metavalue detected,returning 0.
warning:This is the limited version of isim.The current design has exceeded the design limit and the performance of simulation will be derated.


Is this because of ISIM??

I have also attached the snapshot of simulation. ( highlighted the signals which does not seem to be correct).
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