FPGA报错，添加了时钟时序怎么解决？

5584 FPGA 时钟

问答对人有帮助，内容完整，我也想知道答案 0 Critical Warning (332168): The following clock transfers have no clock uncertainty assignment. For more accurate results, apply clock uncertainty assignments or use the derive_clock_uncertainty command. Critical Warning (332169): From sys_clk (Rise) to sys_clk (Rise) (hold) Critical Warning (332168): The following clock transfers have no clock uncertainty assignment. For more accurate results, apply clock uncertainty assignments or use the derive_clock_uncertainty command. Critical Warning (332169): From sys_clk (Rise) to sys_clk (Rise) (hold) Critical Warning (332169): From sys_clk (Rise) to sys_clk (Rise) (hold) Critical Warning (332168): The following clock transfers have no clock uncertainty assignment. For more accurate results, apply clock uncertainty assignments or use the derive_clock_uncertainty command. Critical Warning (332169): From sys_clk (Rise) to sys_clk (Rise) (hold) Critical Warning (332169): From sys_clk (Rise) to sys_clk (Rise) (hold) Critical Warning (332168): The following clock transfers have no clock uncertainty assignment. For more accurate results, apply clock uncertainty assignments or use the derive_clock_uncertainty command. Critical Warning (332169): From sys_clk (Rise) to sys_clk (Rise) (hold) Critical Warning (332169): From sys_clk (Rise) to sys_clk (Rise) (hold) 0
2019-5-26 22:57:39　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × jerry1978 该类别下有 6 个回答。邀请回答唯安an 该类别下有 5 个回答。邀请回答 liese 该类别下有 4 个回答。邀请回答 h1654155957.9852 该类别下有 4 个回答。邀请回答 LY90186 该类别下有 4 个回答。邀请回答 hjh22678 该类别下有 4 个回答。邀请回答 vnwueurw 该类别下有 4 个回答。邀请回答 vtwterwer 该类别下有 4 个回答。邀请回答 ChristineGu 该类别下有 4 个回答。邀请回答 bei232 该类别下有 4 个回答。邀请回答 diaoshayu 该类别下有 4 个回答。邀请回答 nyvvhxcs 该类别下有 4 个回答。邀请回答周小舟1 该类别下有 4 个回答。邀请回答 60user75 该类别下有 3 个回答。邀请回答 60user93 该类别下有 3 个回答。邀请回答 hu_wfllll1 该类别下有 3 个回答。邀请回答 LynnQ 该类别下有 3 个回答。邀请回答 nvski 该类别下有 3 个回答。邀请回答 cai868 该类别下有 3 个回答。邀请回答报纸弟弟麦花该类别下有 3 个回答。邀请回答举报李宸如相关推荐 • FPGA上设计系统应该添加任何约束吗？ 1802 • FPGA时序分析如何添加其他约束 2199 • FPGA 时序问题--时钟反向。 13294 • 时序约束后，程序最高的工作时钟问题 4962 • 已经添加了浮点拓展，但e203核依然认为fsw是非法指令的原因？ 254 • 请问XIlinx FPGA如何实现FPGA内部的时序约束？ 748 • FPGA实战演练逻辑篇48：基本的时序分析理论1 5284 • 怎么解决FPGA设计时序问题？ 1964 • FPGA实战演练逻辑篇56：VGA驱动接口时序设计之3时钟约束 5531 • RT-Thread studio添加sensor软件包或者cubemx配置时钟都会编译报错是为什么？ 1534 3个回答

答案对人有帮助，有参考价值 0 没有人回复，自己顶一个，可别沉下去

2019-5-27 09:30:25 评论举报宋文剑

答案对人有帮助，有参考价值 0 也有可能是添加的时序约束不完整导致的，不过一般警告不影响功能的话可以不用管

2019-5-27 09:49:23 评论举报赵爱香