DSP48A在SPARTAN 3A-DSP上的瞬态

嗨..我有一个问题做DSP48块的实施，它在斯巴达3a家族我得到下一个错误
第49行：解析错误，未指定的标识符。
在下一个代码中
实体dsp_！
是
港口（无论我有什么输入或输出........
.....）;
结束dsp_1;
架构行为ofdsp_1是
信号p：std_logic_vector（47 downto 0）;
DSP48A_inst：DSP48A通用映射（A0REG => 1， -  Enable = 1 / disable = 0第一级A输入流水线寄存器A1REG => 1， -  Enable = 1 / disable = 0第二级A输入流水线寄存器B0REG => 1
， -  Enable = 1 / disable = 0第一级B输入流水线寄存器B1REG => 1， -  Enable = 1 / disable = 0第二级A输入流水线寄存器CARRYINREG => 1， -  Enable = 1 / disable = 0
第一级输入流水线寄存器CARRYINSELREG =>“CARRYIN”， - 指定进位源，“CARRYIN”或“OPMODE5”CREG => 1， -  Enable = 1 / disable = 0 C输入流水线寄存器DREG => 1
， -  Enable = 1 / disable = 0 D预加法器输入流水线寄存器MREG => 1， -  Enable = 1 / disable = 0 M流水线寄存器OPMODEREG => 1， -  Enable = 1 / disable = 0 OPMODE输入
流水线寄存器PREG => 1， -  Enable = 1 / disable = 0 P输出流水线寄存器RSTTYPE =>“SYNC”） - 指定复位类型，“SYNC”或“ASYNC”端口映射（BCOUT => BCOUT， -
18位B端口级联输出CARRYOUT => CARRYOUT， -  1位进位输出P => P， -  48位输出PCOUT => PCOUT， -  48
位级联输出A => A， -  18位A数据输入B => B， -  18位B数据输入C => C， -  48位C数据输入CARRYIN => CARRYIN， -
1位进位输入信号CEA => CEA， -  A输入寄存器的1位有效高电平时钟使能输入CEB => CEB， -  B输入寄存器的1位有效高电平时钟使能输入CEC => CEC， -
-  C输入寄存器的1位高电平有效时钟使能输入CECARRYIN => CECARRYIN， -  CARRYIN寄存器的1位有效高电平时钟使能输入CED => CED， -  D输入寄存器的1位有效高电平时钟使能输入
CEM => CEM， - 乘法寄存器的1位有效高速时钟使能输入CECTRL => CECTRL， -  OPMODE和进位寄存器的1位有效高电平时钟使能输入CEM => CEM， -  1位高电平有效
乘法器寄存器的时钟使能输入CEOPMODE => CEOPMODE， -  OPMODE寄存器的1位有效高电平时钟使能输入CEP => CEP， -  P输出寄存器的1位有效高电平时钟使能输入CLK => CLK， -
时钟输入D => D， -  18位B预加法器
数据输入OPMODE => OPMODE， -  8位工作模式输入PCIN => PCIN， -  48位P级联输入RSTA => RSTA， -  A输入流水线寄存器的1位复位输入RSTB => RSTB，
-  B输入流水线寄存器的1位复位输入RSTC => RSTC， -  C输入流水线寄存器的1位复位输入RSTCARRYIN => RSTCARRYIN， -  CARRYIN输入流水线寄存器的1位复位输入RSTD => RSTD
， -  D输入流水线寄存器的1位复位输入RSTM => RSTM， -  M流水线寄存器的1位复位输入RSTOPMODE => RSTOPMODE， -  OPMODE输入流水线寄存器的1位复位输入RSTP => RSTP
-  P流水线寄存器的1位复位输入）;
不介意我将它们配置到黑匣子的相应输入或输出端口的端口。
谢谢你的帮助
消息由celm0于01-29-2009 08:41 PM编辑



以下为原文

Hi..  i have got a problem doing the instation of the DSP48 block that its in spartan 3a family i get the next error

line 49: Parse Error, unexected  identifier.

in the next  code

entity dsp_! is
port( whatever inputs or outputs i have ........
      ..... );
end dsp_1;

architecture behavioral of dsp_1  is
signal p: std_logic_vector (47 downto 0);

DSP48A_inst : DSP48A   <---- line 49
   generic map (
      A0REG => 1,          -- Enable=1/disable=0 first stage A input pipeline register
      A1REG => 1,          -- Enable=1/disable=0 second stage A input pipeline register
      B0REG => 1,          -- Enable=1/disable=0 first stage B input pipeline register
      B1REG => 1,          -- Enable=1/disable=0 second stage A input pipeline register
      CARRYINREG => 1,     -- Enable=1/disable=0 first stage A input pipeline register
      CARRYINSELREG => "CARRYIN",  -- Specify carry-in source, "CARRYIN" or "OPMODE5"
      CREG => 1,           -- Enable=1/disable=0 C input pipeline register
      DREG => 1,           -- Enable=1/disable=0 D pre-adder input pipeline register
      MREG => 1,           -- Enable=1/disable=0 M pipeline register
      OPMODEREG => 1,      -- Enable=1/disable=0 OPMODE input pipeline register
      PREG => 1,           -- Enable=1/disable=0 P output pipeline register
      RSTTYPE => "SYNC") -- Specify reset type, "SYNC" or "ASYNC"
   port map (
      BCOUT => BCOUT,  -- 18-bit B port cascade output
      CARRYOUT => CARRYOUT, -- 1-bit carry output
      P => P,          -- 48-bit output
      PCOUT => PCOUT,  -- 48-bit cascade output
      A => A,          -- 18-bit A data input
      B => B,          -- 18-bit B data input
      C => C,          -- 48-bit C data input
      CARRYIN => CARRYIN, -- 1-bit carry input signal
      CEA => CEA,      -- 1-bit active high clock enable input for A input registers
      CEB => CEB,      -- 1-bit active high clock enable input for B input registers
      CEC => CEC,      -- 1-bit active high clock enable input for C input registers
      CECARRYIN => CECARRYIN, -- 1-bit active high clock enable input for CARRYIN registers
      CED => CED,      -- 1-bit active high clock enable input for D input registers
      CEM => CEM,      -- 1-bit active high clock enable input for multiplier registers
      CECTRL => CECTRL, -- 1-bit active high clock enable input for OPMODE and carry registers
      CEM => CEM,       -- 1-bit active high clock enable input for multiplier registers
      CEOPMODE => CEOPMODE, -- 1-bit active high clock enable input for OPMODE registers
      CEP => CEP,       -- 1-bit active high clock enable input for P output registers
      CLK => CLK,       -- Clock input
      D => D,           -- 18-bit B pre-adder data input
      OPMODE => OPMODE, -- 8-bit operation mode input
      PCIN => PCIN,     -- 48-bit P cascade input
      RSTA => RSTA,     -- 1-bit reset input for A input pipeline registers
      RSTB => RSTB,     -- 1-bit reset input for B input pipeline registers
      RSTC => RSTC,     -- 1-bit reset input for C input pipeline registers
      RSTCARRYIN => RSTCARRYIN, -- 1-bit reset input for CARRYIN input pipeline registers
      RSTD => RSTD,     -- 1-bit reset input for D input pipeline registers
      RSTM => RSTM, -- 1-bit reset input for M pipeline registers
      RSTOPMODE => RSTOPMODE, -- 1-bit reset input for OPMODE input pipeline registers
      RSTP => RSTP  -- 1-bit reset input for P pipeline registers
);

dont mind about the ports i have them configured to the respective in or out ports of the black box.

thankss for your help
Message Edited by celm0 on  01-29-2009 08:41 PM