没有在sysgen块中看到输出

嗨，
我正在使用sysgen 10.1并希望在更大的系统中使用它。
我能够使用来自ISE行为模拟的sysgen测试平台来查看sysgen块的输出。
在其他工作中，块与其测试平台一起工作。
当使用我的顶级设计运行行为模拟时，虽然存在输入，但我没有在sysgen块中看到输出。
该sysgen由4个独立的子系统组成，前2个子系统有输入和输出，第3个块输入存在，但没有输出。
我使用sysgen中的HDL_Netlist生成vhdl，并且能够无错误地编译和运行，除了警告：
＃**警告：（vsim-3473）组件实例“persistentdff_inst：xlpersistentdff”未绑定。
需要帮助/建议。
谢谢。
Spartan_User



以下为原文

Hi,

I'm working with sysgen 10.1 and want to use this in bigger system. I was able to see the output from the sysgen block using the sysgen testbench from ISE behavior simulation.
In other works the block works with its testbench.
When running the behavior simulation using my top level design, I was not seeing output at the sysgen block though input is present.
This sysgen consists of 4 separate subsystems, there are inputs and outputs from the first 2 subsystems, on the 3rd block input is present but no output out.
I generate the vhdl using HDL_Netlist from sysgen and able to compile and run without error except for warning on:
# ** Warning: (vsim-3473) Component instance "persistentdff_inst : xlpersistentdff" is not bound.
In need of help/suggestion.

Thanks.
Spartan_User