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嗨,我是FPGA设计的初学者。
在我的设计中,我应该实时地连接我的设计和Block内存。 正如我在数据表中看到的那样,vivado的Block ram有一个PORT选项。 基元输出寄存器& 核心输出寄存器。 我明白他们的角色是什么。 但数据表仅为存储器的输出端口提供了这些选项。 为什么块存储器没有Din(输入)的原始输出寄存器或核心输出寄存器? |
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1个回答
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这些是指内部嵌入式寄存器。
如果您想注册输入,可以使用BRAM块外部的寄存器。 Xilinx BRAM仅提供嵌入式输出寄存器。 如果输入寄存器没有可用性,那么BRAM可以使用此选项 谢谢和RegardsBalkrishan ----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”,以防它有助于解决您的查询。如果一个帖子引导到解决方案,请给予赞誉。 |
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