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大家好,
我在Artix-7设备上实现了一个图像处理系统。 我通过使用ISE工具生成的发布位置和路径报告,根据占用的切片计算了设计的资源消耗。 现在我需要将我设计的资源消耗(占用切片)与其他一些设计进行比较。 但问题是我需要比较我的设计的所有这些设计都是在不同的FPGA上实现的。 它们在Virtex-2,Altera Cyclone,Altera Stratix II和SMIC 0.18 ASIC设计上实现。 我的问题是:如何将所有结果(切片计数)标准化以进行公平比较。 我没有任何选择在所有这些设备上单独实施我的设计以进行公平比较。 以上来自于谷歌翻译 以下为原文 Hello all, I have implemented an image processing system on Artix-7 device. I have calculated resource consumption of design in terms of occupied Slices by using post place and route reports generated by ISE tool. Now I need to compare resource consumption (occupied Slices) of my design with few other designs. But the problem is that all of those designs with which I need to compare my design are implemented on different FPGAs. They are implemented on Virtex-2, Altera cyclone, Altera Stratix II and a design on SMIC 0.18 ASIC. My question is: How I can normalize all results (Slice count) for a fair comparison. I don't have any option to implement my design on all of theses devices separately for fair comparison. |
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2个回答
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没有一个很好的方法来做到这一点。
Xilinx具有“逻辑单元”的概念,即一个逻辑单元理想地等效于基本的4输入LUT(例如,在XC2000系列FPGA上)。 在像Spartan 3这样的东西上,Xilinx认为每个LUT的额外功能意味着一个LUT实际上是1.25个逻辑单元。 在6/7 / UltraScale芯片上,它们使用1个LUT = 1.6逻辑单元来显示每个LUT的更多功能。 但是,这不适用于Altera芯片,即使在Xilinx芯片中,它也是一种相当差的比较方法。 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 There isn't really a good way to do it. Xilinx has the concept of "logic cells", whwere one logic cell is ideally equivalent to a basic 4-input LUT (eg. on the XC2000 series of FPGAs). On something like the Spartan 3, Xilinx believes that the extra functionality of each LUT means that one LUT is actually 1.25 logic cells. On the 6/7/UltraScale chips, they use 1 LUT = 1.6 logic cells to show the futher increased functionality of each LUT. However, this isn't applicable to Altera chips, and even within Xilinx chips it's a pretty poor comparison method. View solution in original post |
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没有一个很好的方法来做到这一点。
Xilinx具有“逻辑单元”的概念,即一个逻辑单元理想地等效于基本的4输入LUT(例如,在XC2000系列FPGA上)。 在像Spartan 3这样的东西上,Xilinx认为每个LUT的额外功能意味着一个LUT实际上是1.25个逻辑单元。 在6/7 / UltraScale芯片上,它们使用1个LUT = 1.6逻辑单元来显示每个LUT的更多功能。 但是,这不适用于Altera芯片,即使在Xilinx芯片中,它也是一种相当差的比较方法。 以上来自于谷歌翻译 以下为原文 There isn't really a good way to do it. Xilinx has the concept of "logic cells", whwere one logic cell is ideally equivalent to a basic 4-input LUT (eg. on the XC2000 series of FPGAs). On something like the Spartan 3, Xilinx believes that the extra functionality of each LUT means that one LUT is actually 1.25 logic cells. On the 6/7/UltraScale chips, they use 1 LUT = 1.6 logic cells to show the futher increased functionality of each LUT. However, this isn't applicable to Altera chips, and even within Xilinx chips it's a pretty poor comparison method. |
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