有人有经验AXI4-Stream到视频输出IP核吗？

现在我正在使用Xilinx的AXI视频处理内核进行小型设计。
现在我面对一个奇怪的问题。
我的设计很简单。
我使用Xilinx的三个内核：
1.测试模式发生器（TPG）2。视频定时控制（VTC）3.AXI4-流到视频输出（AIVO）。
TPG是视频源，VTC为AIVO生成定时信号，AIVO从TPG接收视频信号和握手信号，并与VTC合作生成并行视频和定时信号（Vsync，Hsync，DE）。
然而，问题是无论我如何尝试，AIVO（视频，Vsync，Hsync，DE）的所有输出在模拟中始终保持为0。
我检查了端口连接，并单独模拟VTC和TPG，它们都运行良好。有没有人有经验的AXI4-Stream到视频输出IP核？有什么特殊的键我需要注意制作这个核心输出数据吗？我看了
核心的数据表，我没有弄清楚我的问题在哪里。
非常感谢。



以下为原文

Now I am making a small design with AXI video processing cores from Xilinx. Now I confront a weird problem. My design is very simple. I use three cores from Xilinx:

1. Test Pattern Generator (TPG)  2. Video timing Control (VTC) 3. AXI4-Stream to Video Out (AIVO). The TPG is the video source, VTC generate the timing signals for AIVO, AIVO receives video signals and handshake signals from TPG, and cooperate with VTC to generate the parallel video and timing signals (Vsync, Hsync, DE).

However, the problem is no matter how I try, all the outputs of AIVO (video, Vsync, Hsync, DE) keep 0 all the time in simulation. I checked the ports connection, and simulate VTC and TPG individually, they all work well. Have anybody be experienced AXI4-Stream to Video Out IP core？  Is there any special keys I need to pay attention to make this core output data？I read the datasheet of the core, I did not figure out where my problem is.

Thanks very much.