[问答]

使用DCM如何生成奇数时钟频率？

问答对人有帮助，内容完整，我也想知道答案 0 嗨，我有两个关于FPGA的问题...... 1）奇数频率 - 使用DCM，它很容易产生100MHz，25MHz等频率。但是如何生成11.6MHz，13.2MHz等奇数时钟频率？我可能需要什么原语？ 2）模块智能利用 - 设计摘要给出了整体使用情况。如何才能找出每个模块耗尽多少FPGA资源，而无需单独合成它们？我可能需要访问哪种报告，设计选项才能获得模块化的FPGA资源利用率（在Xilinx ISE中）？感谢致敬，祖宾库马尔。以上来自于谷歌翻译以下为原文 Hi, I had 2 questions regarding FPGAs ... 1) Odd frequencies - Using DCMs, its easy to generate frequencies like 100MHz, 25MHz etc. But how can I generate an odd clock frequncies like 11.6MHz, 13.2MHz etc.? What primitives might I need for this? 2) Module wise utilization - The design summary gives the overall usage. How can I find out how much FPGA resources each of my modules use up, without synthesizing them independently ...? Which report, design option might I need to access to get module-wise FPGA resource utilization for my design (in Xilinx ISE)? Thanks and regards, Zubin Kumar. 0
2019-2-25 11:13:27　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答举报李昕萌相关推荐 • 如何使用V5 DCM生成低速时钟 1166 • 24MHz系统时钟如何产生2MHz时钟 2287 • 请问我能从PLL，DCM或级联PLL DCM获得多大的输出频率限制？ 1675 • 使用DCM在内部生成参考时钟频率有问题吗？ 2177 • 如何使用DCM生成低频脉冲？ 1551 • 是否可以使用单个DCM生成2x和4x时钟？ 1574 • 为什么BUFG到DCM时钟定时错误？ 1569 • 请问锁定信号是否与virtex-4 FPGA中DCM生成的时钟对齐？ 1043 • DCM生成出现故障 1417 • 如何解决DCM输入时钟综合产生的错误？ 1864 2个回答

答案对人有帮助，有参考价值 0 Z， 1. DCM DFS合成M / D，其中M = 2到32，D =输入时钟频率的2到32倍。如果这不是你希望的值，你需要在电路板上另一个晶体振荡器。 2.在详细模式下的布局和布线之后的报告详细说明了设计中使用的所有内容。每个模块中的多少并不重要，因为在综合，放置和路由之后，您不知道共享，修剪等等，因此“模块使用”很有趣，但每个人需要的实际项目是“它是否适合？” 您可以放置和布线单个模块（最小接口，因此它们不会被修剪），但它与最终结果不匹配（但它有点用处）。 Xilinx IP数据表确实列出了所列资源（例如：SEM IP核）。 Austin Lesea主要工程师Xilinx San Jose 以上来自于谷歌翻译以下为原文 z, 1. The DCM DFS synthesizes M/D, where M = 2 to 32, and D=2 to 32 times the input clock frequency. If that isn't spot on the value you wish, you will need another crystal oscillator on the board. 2. The reports after place and route in the verbose mode detail absolutely everything that gets used in the design. How much is in each module is not important, as after synthesis, place, and route, you have no idea what got shared, trimmed, etc. so "module usage" is interesting, but the actual item everyone needs is "does it fit?" You could place and route individual modules (with minimum interfacing so they don't get trimmed), but it will not match the final results (but it is somewhat useful). The Xilinx IP data sheets do have estimates of the resources listed (example: SEM IP core). Austin Lesea Principal Engineer Xilinx San Jose

2019-2-25 11:27:48 评论举报潘晶燕

答案对人有帮助，有参考价值 0 zubin_kumar31写道： 1）奇数频率 - 使用DCM，它很容易产生100MHz，25MHz等频率。但是如何生成11.6MHz，13.2MHz等奇数时钟频率？我可能需要什么原语？要么使用以必要频率运行的振荡器，要么使用具有可以产生奇怪频率的分数PLL的设备。 ----------------------------是的，我这样做是为了谋生。以上来自于谷歌翻译以下为原文 zubin_kumar31 wrote: 1) Odd frequencies - Using DCMs, its easy to generate frequencies like 100MHz, 25MHz etc. But how can I generate an odd clock frequncies like 11.6MHz, 13.2MHz etc.? What primitives might I need for this? Either use an oscillator which runs at the necessary frequency, or use a device which has a fractional PLL which can generate the oddball frequencies. ----------------------------Yes, I do this for a living.

2019-2-25 11:36:15 评论举报黄淳