ise合成不会完成

嗨，
你用一个巨大的生成循环来进行合成，这不仅会进行大量的布线，而且还会产生大量的LUT，最后所有这些巨大的电路似乎都毫无意义。
实际上你输入一个字节“单词”并处理2048次eqaly并行。
所以你在一个时钟周期内得到2048个相同的结果。
我怀疑这是你的意图。
这个东西在模拟中很有用，但是你想要合成工具创建的硬件似乎仍然过于夸张。
你在S6系列中实际使用的是什么设备？
虽然我没有你的处理元件代码（或用于模拟的测试平台），但我已经制作了一些xoring PE并在我们的服务器（64GB RAM）上开始合成，并选择了最大的S6-FPGA。
基本的综合步骤进行得非常快，但优化需要一些时间......
（你的代码也存在一些问题，因为你的CASE没有其他内容而第三个状态丢失。我只是在其他人进行测试时。）
我让它运行到明天，并报告结果。
同时你可能想发布缺失的PE和tb源，所以我可以进行进一步的测试并看一下波形。
有一个很好的综合 
Eilert



以下为原文

Hi,
you fed the synthesis with a huge generate loop, which not only does a lot of wiring but also creates a huge amount of LUTs and in the end all of this huge circuitry seems to be quite meaningless.
 
Actually you input one byte "word" and process it 2048 times eqaly and parallel. so you get 2048 equal results within one clock cycle. I doubt that this is what you intended.
 
That this thing works in the simulation is nice, still the hardware you want the synthesis tool to create seems to be ridiculously oversized.
 
What device are you actually using from the S6 family?
 
While I don't have your processing element code (or a testbench for simulation) I have made up some xoring PE and started a synthesis on our server (64GB RAM) with the largest S6-FPGA selected.
 
Basic synthesis steps went through quite fast, but optimization takes some time now...
(There also was some issue with your code, because your CASE does not have a when others in it and the third state is missing. I just put in the when others for a test.)
 
I let it run until tomorrow and report back about the results. Meanwhile you may like to post the missing sources for PE and tb, so I can run further tests and take a look at the waveforms too.
 
Have a nice synthesis
    Eilert

你有任何错误吗？
合成期间的任何消息？
有综合报告吗？
你使用的设备尺寸是多少？
你有一些相当大的数组和向量，更不用说生成循环实例化2048个自定义组件。
问候，
霍华德
----------“我们必须学会做的事情，我们从实践中学习。”
- 亚里士多德



以下为原文

Do you get any errors? Any messages during synthesis? Is there a synthesis report available?
 
What size of device are you using? You've got some pretty sizeable arrays and vectors, not to mention a generate loop instantiating 2048 custom components.
 
Regards,
 
Howard
 
----------
"That which we must learn to do, we learn by doing." - Aristotle

None


以下为原文

Hi,
synthesis finished quite soon.
So I wonder what your PE looks like.
 
Here's a snippet of the synthesis report:
 
INFO:Xst:1799 - State priority_encoder is never reached in FSM .    Found finite state machine for signal .    -----------------------------------------------------------------------    | States             | 3                                              |    | Transitions        | 7                                              |    | Inputs             | 4                                              |    | Outputs            | 1                                              |    | Clock              | sys_clk (rising_edge)                          |    | Reset              | sys_rst (positive)                             |    | Reset type         | synchronous                                    |    | Reset State        | wait_start                                     |    | Power Up State     | wait_start                                     |    | Encoding           | auto                                           |    | Implementation     | LUT                                            |    -----------------------------------------------------------------------    Found 12-bit adder for signal created at line 105.    Summary:inferred   1 Adder/Subtractor(s).inferred 16429 D-type flip-flop(s).inferred   8 Multiplexer(s).inferred   1 Finite State Machine(s).Unit synthesized.Synthesizing Unit .    Related source file is "/unix/home/backhus/daten/ise_sandbox/dictionary_test/pe.vhd".    Found 1-bit register for signal .    Summary:inferred   1 D-type flip-flop(s).Unit synthesized.=========================================================================HDL Synthesis ReportMacro Statistics# Adders/Subtractors                                   : 1 12-bit adder                                          : 1# Registers                                            : 4100 1-bit register                                        : 2049 12-bit register                                       : 1 24-bit register                                       : 1 8-bit register                                        : 2049# Multiplexers                                         : 8 1-bit 2-to-1 multiplexer                              : 3 12-bit 2-to-1 multiplexer                             : 5# FSMs                                                 : 1# Xors                                                 : 2048 8-bit xor2                                            : 2048==================================================================================================================================================*                       Advanced HDL Synthesis                          *=========================================================================WARNING:Xst:1710 - FF/Latch (without init value) has a constant value of 0 in block . This FF/Latch will be trimmed during the optimization process.WARNING:Xst:1895 - Due to other FF/Latch trimming, FF/Latch (without init value) has a constant value of 0 in block . This FF/Latch will be trimmed during the optimization process.WARNING:Xst:1895 - Due to other FF/Latch trimming, FF/Latch (without init value) has a constant value of 0 in block . This FF/Latch will be trimmed during the optimization process.WARNING:Xst:1895 - Due to other FF/Latch trimming, FF/Latch (without init value) has a constant value of 0 in block . This FF/Latch will be trimmed during the optimization process.WARNING:Xst:1895 - Due to other FF/Latch trimming, FF/Latch (without init value) has a constant value of 0 in block . This FF/Latch will be trimmed during the optimization process.WARNING:Xst:1895 - Due to other FF/Latch trimming, FF/Latch (without init value) has a constant value of 0 in block . This FF/Latch will be trimmed during the optimization process.WARNING:Xst:1895 - Due to other FF/Latch trimming, FF/Latch (without init value) has a constant value of 0 in block . This FF/Latch will be trimmed during the optimization process.WARNING:Xst:1895 - Due to other FF/Latch trimming, FF/Latch (without init value) has a constant value of 0 in block . This FF/Latch will be trimmed during the optimization process.WARNING:Xst:1895 - Due to other FF/Latch trimming, FF/Latch (without init value) has a constant value of 0 in block . This FF/Latch will be trimmed during the optimization process.WARNING:Xst:1895 - Due to other FF/Latch trimming, FF/Latch (without init value) has a constant value of 0 in block . This FF/Latch will be trimmed during the optimization process.WARNING:Xst:1895 - Due to other FF/Latch trimming, FF/Latch (without init value) has a constant value of 0 in block . This FF/Latch will be trimmed during the optimization process.WARNING:Xst:1895 - Due to other FF/Latch trimming, FF/Latch (without init value) has a constant value of 0 in block . This FF/Latch will be trimmed during the optimization process.WARNING:Xst:2404 -  FFs/Latches > (without init value) have a constant value of 0 in block .=========================================================================Advanced HDL Synthesis ReportMacro Statistics# Adders/Subtractors                                   : 1 12-bit adder                                          : 1# Registers                                            : 18465 Flip-Flops                                            : 18465# Multiplexers                                         : 8 1-bit 2-to-1 multiplexer                              : 3 12-bit 2-to-1 multiplexer                             : 5# FSMs                                                 : 1# Xors                                                 : 2048 8-bit xor2                                            : 2048==================================================================================================================================================*                         Low Level Synthesis                           *=========================================================================Analyzing FSM for best encoding.Optimizing FSM on signal with sequential encoding.------------------------------ State            | Encoding------------------------------ wait_start       | 0 count_words      | 1 priority_encoder | unreached------------------------------Optimizing unit ...Mapping all equations...Building and optimizing final netlist ...Found area constraint ratio of 100 (+ 5) on block dicionario, actual ratio is 27.Final Macro Processing ...=========================================================================Final Register ReportMacro Statistics# Registers                                            : 18466 Flip-Flops                                            : 18466==================================================================================================================================================*                           Partition Report                            *=========================================================================Partition Implementation Status-------------------------------  No Partitions were found in this design.-------------------------------=========================================================================*                            Design Summary                             *=========================================================================Top Level Output File Name         : dicionario.ngcPrimitive and Black Box Usage:------------------------------# BELS                             : 11182#      GND                         : 1#      INV                         : 2#      LUT1                        : 11#      LUT2                        : 2#      LUT4                        : 97#      LUT5                        : 2109#      LUT6                        : 8936#      MUXCY                       : 11#      VCC                         : 1#      XORCY                       : 12# FlipFlops/Latches                : 18466#      FD                          : 1#      FDC                         : 2048#      FDE                         : 12#      FDRE                        : 16404#      FDS                         : 1# Clock Buffers                    : 1#      BUFGP                       : 1# IO Buffers                       : 34#      IBUF                        : 10#      OBUF                        : 24Device utilization summary:---------------------------Selected Device : 6slx150fgg484-3 Slice Logic Utilization:  Number of Slice Registers:           18466  out of  184304    10%   Number of Slice LUTs:                11157  out of  92152    12%      Number used as Logic:             11157  out of  92152    12%  Slice Logic Distribution:  Number of LUT Flip Flop pairs used:  27549   Number with an unused Flip Flop:    9083  out of  27549    32%     Number with an unused LUT:         16392  out of  27549    59%     Number of fully used LUT-FF pairs:  2074  out of  27549     7%     Number of unique control sets:         6IO Utilization:  Number of IOs:                          35 Number of bonded IOBs:                  35  out of    338    10%  Specific Feature Utilization: Number of BUFG/BUFGCTRLs:                1  out of     16     6%  ---------------------------Partition Resource Summary:---------------------------  No Partitions were found in this design.---------------------------=========================================================================Timing ReportNOTE: THESE TIMING NUMBERS ARE ONLY A SYNTHESIS ESTIMATE.      FOR ACCURATE TIMING INFORMATION PLEASE REFER TO THE TRACE REPORT      GENERATED AFTER PLACE-and-ROUTE.Clock Information:-----------------------------------------------------+------------------------+-------+Clock Signal                       | Clock buffer(FF name)  | Load  |-----------------------------------+------------------------+-------+sys_clk                            | BUFGP                  | 18466 |-----------------------------------+------------------------+-------+Asynchronous Control Signals Information:----------------------------------------No asynchronous control signals found in this designTiming Summary:---------------Speed Grade: -3   Minimum period: 7.338ns (Maximum Frequency: 136.270MHz)   Minimum input arrival time before clock: 9.052ns   Maximum output required time after clock: 3.668ns   Maximum combinational path delay: No path found For the chosen device I have a utilzation of about 10%.
Maybe your computer needs more RAM and slows down extremely because he's doing HDD memory swapping.
 
Have a nice synthesis
  Eilert
 
 
 

这是我的PE
--------------------------------------------------
----------------------------------公司： - 工程师： -   - 创建日期：15：19
：26 03/15/2013  - 设计名称： - 模块名称：processing_element  -  Behavioral  - 项目名称： - 目标设备： - 工具版本： - 描述：----依赖关系：----修订版
： - 修订版0.01  - 文件创建 - 附加评论：-------------------------------------
----------------------------------------------- library IEEE;
使用IEEE.STD_LOGIC_1164.ALL;
- 如果使用带有有符号或无符号值的算术函数，则取消注释以下库声明 - 使用IEEE.NUMERIC_STD.ALL;
- 如果在此代码中实例化 - 任何Xilinx原语，则取消注释以下库声明.-- library UNISIM;  - 使用UNISIM.VComponents.all;
entity processing_element是Port（sys_clk：在STD_LOGIC中; sys_rst：在STD_LOGIC中; set：在STD_LOGIC中; x：在STD_LOGIC_VECTOR中（7 downto 0）; y：在STD_LOGIC_VECTOR中（7 downto 0）; match：out STD_LOGIC）; end processing_element;
体系结构processing_element的行为是
类型sm_t是（CHECK_COMP，WAIT_COMP）;信号match_reg：std_logic;信号状态：sm_t;
开始
匹配if（（x = y））然后match_reg else match_reg end if;
如果set ='1'则match_reg结束if;
当WAIT_COMP =>状态结束时的状态;
万一;
万一;
结束过程;
结束行为;



以下为原文

This is my PE
 
----------------------------------------------------------------------------------
-- Company:
-- Engineer:
--
-- Create Date: 15:19:26 03/15/2013
-- Design Name:
-- Module Name: processing_element - Behavioral
-- Project Name:
-- Target Devices:
-- Tool versions:
-- Description:
--
-- Dependencies:
--
-- Revision:
-- Revision 0.01 - File Created
-- Additional Comments:
--
----------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
-- Uncomment the following library declaration if using
-- arithmetic functions with Signed or Unsigned values
--use IEEE.NUMERIC_STD.ALL;
-- Uncomment the following library declaration if instantiating
-- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;
entity processing_element is
Port ( sys_clk : in STD_LOGIC;
sys_rst : in STD_LOGIC;
set : in STD_LOGIC;
x : in STD_LOGIC_VECTOR (7 downto 0);
y : in STD_LOGIC_VECTOR (7 downto 0);
match : out STD_LOGIC);
end processing_element;
architecture Behavioral of processing_element is
type sm_t is (CHECK_COMP, WAIT_COMP);
signal match_reg : std_logic;
signal state : sm_t;
begin
match <= match_reg;
process(sys_clk)
begin
if rising_edge(sys_clk) then
if sys_rst = '1' then
match_reg <= '1';
state <= CHECK_COMP;
else
case state is

when CHECK_COMP =>
if ((x = y)) then
match_reg <= '1';
else
match_reg <= '0';
end if;
if set = '1' then
match_reg <= '1';
end if;
state <= WAIT_COMP;

when WAIT_COMP =>
state <= CHECK_COMP;
end case;
end if;
end if;
end process;
 
 
end Behavioral;
 

@Eilert
这是一篇基于文章的VLSI的Lempel-Ziv压缩算法。
我需要所有这些人在paralel中完成并与相同的输入进行比较，如果结果匹配，那么我移动所有reigsters并比较下一个以查看匹配是否仍然存在。
谢谢你的帮助:)让它继续嘿嘿



以下为原文

@Eilert
this is a Lempel–Ziv Compression algorithm for VLSI based on an article. I need all these guys to be done in paralel and comparing to the same input, if the result is a match then i shift all the reigsters and compare the next to see if the match remains.
 
thank you for ur help :) keep it comming hehe

这是我的
tb_dic.vhd 4 KB



以下为原文

and this is my tb
            tb_dic.vhd ‏4 KB

我使用的是spartan6 16xt。
切片逻辑利用率：
切片寄存器数量：93296中的2个0％
切片LUT数量：46648中的5个0％
用作逻辑的数字：46648中的5％0％
切片逻辑分布：
使用的LUT触发器对的数量：7
使用未使用的触发器的数字：7个中的5个71％
未使用LUT的数量：7个中的2个28％
完全使用的LUT-FF对的数量：7个中的0个0％
唯一控制集的数量：1
当我选择我的PE作为顶级并编译设计时，这是我的报告
2048 * 2给了我4k寄存器和10k luts。
（因为我实例化这个单位2048次）
我真诚地不知道是什么杀了我的设计:(也许与2048位的比较？



以下为原文

I am using a spartan6 16xt.
Slice Logic Utilization: Number of Slice Registers: 2 out of 93296 0% Number of Slice LUTs: 5 out of 46648 0% Number used as Logic: 5 out of 46648 0%Slice Logic Distribution: Number of LUT Flip Flop pairs used: 7Number with an unused Flip Flop: 5 out of 7 71% Number with an unused LUT: 2 out of 7 28% Number of fully used LUT-FF pairs: 0 out of 7 0% Number of unique control sets: 1 
 
 
 
This is my report when i select my PE as top and compile the design
2048 * 2 gives me 4k registers and 10k luts. (Since i am instantiating this unit 2048 times)
 
 
I sincerely don't get what's killing my design :( maybe the comparasion with 2048 bits?

嗨安德烈，
综合仍然在进行优化。
但是从控制台输出我可以复制宏统计：
==================================================
=======================
高级HDL综合报告
宏观统计
#Adders / Subtractors：1 
12位加法器：1
#Registers：20513 
人字拖：20513
#Comparators：2048 
8位比较器相等：2048
#Multiplexers：8 
1位2对1多路复用器：3 
12位2对1多路复用器：5
#FSMs：1
如您所见，有2048个8位比较器，这与我在dummy-PE中放入的简单XOR不同。
所以这可能需要一些时间。
我将在周一回复，希望合成完成。
周末愉快 
Eilert



以下为原文

Hi Andre,
 
The synthesis is still running the optimization.
However from the console output I coud copy the Macro Statistics:
 
=========================================================================Advanced HDL Synthesis ReportMacro Statistics# Adders/Subtractors                                   : 1 12-bit adder                                          : 1# Registers                                            : 20513 Flip-Flops                                            : 20513# Comparators                                          : 2048 8-bit comparator equal                                : 2048# Multiplexers                                         : 8 1-bit 2-to-1 multiplexer                              : 3 12-bit 2-to-1 multiplexer                             : 5# FSMs                                                 : 1 As you can see, there are 2048 8-bit comparators, which differs from the simple XORs I have put in my dummy-PE.
So this can take some time.
 
I will report back on Monday, hoping that the synthesis has finished then.
 
Have a nice weekend
  Eilert
 
 
 
 

谢谢Eilert，2048 8位比较器是硬件实现的大数字吗？
这不像8 xors？



以下为原文

Thank you Eilert, is 2048 8 bit comparators a big number to implement in hardware? Isnt this like 8 xors?