请帮我解决这个错误：实例化黑匣子模块

我使用'和'gate和'xor'门为半加器编写了一个超级简单的VHDL代码。
我首先单独为gate和xor gate创建VHDL模块，然后使用package（即Pack1  - 我将其声明为组件）并创建了一个半加器程序。
这是我的半加法器程序：
图书馆IEEE;
使用IEEE.STD_LOGIC_1164.ALL;
使用IEEE.STD_LOGIC_ARITH.ALL;
使用IEEE.STD_LOGIC_UNSIGNED.ALL;
使用work.Pack1.all;
实体ha22_s是
port（ha，hb：in std_logic; hs，hc：out std_logic）;
结束ha22_s;
ha22_s的架构aaditi是
开始
c1：xor22端口映射（ha，hb，hs）;
c2：和22端口映射（ha，hb，hc）;
结束aaditi;
以下是我的包（即pack1）：
图书馆IEEE;
使用IEEE.STD_LOGIC_1164.ALL;
使用IEEE.STD_LOGIC_ARITH.ALL;
使用IEEE.STD_LOGIC_UNSIGNED.ALL;
包Pack1是
组件和22是
port（a，b：in std_logic; o：out std_logic）;
最终组件;
组件xor22是
port（a，b：in std_logic; o：out std_logic）;
最终组件;
结束Pack1;
当我运行我的半加器程序时，我得到这个警告：
警告：Xst：2211  - “C：/ Documents and Settings / All Users / Documents / VLSI / Project Programs- Xilinx / Temporary Check / Ha22_s / ha22_s.vhd”第34行：实例化黑匣子模块。
警告：Xst：2211  - “C：/ Documents and Settings / All Users / Documents / VLSI / Project Programs- Xilinx / Temporary Check / Ha22_s / ha22_s.vhd”第35行：实例化黑匣子模块。
警告：Xst：2036  - 在由黑盒驱动的端口上插入OBUF。
可能的模拟不匹配。
警告：Xst：2036  - 在由黑盒驱动的端口上插入OBUF。
可能的模拟不匹配。
当我最终在isim中使用testbench模拟我的程序时，输出wavefrom未定义为'U'。
我在网上搜索，发现这是因为“HDL中的实例化组件实际上是一个黑盒子 - 一个没有HDL源的组件。”
我不明白 - 我的所有组件都是.vhd扩展，我的意思是它们是VHDL代码。
那么为什么这个错误？
另一个搜索结果表明在我的架构中添加以下内容会有所帮助：
“属性box_type：string;
属性box_type：
组件是“black_box”;
我真的不理解这一点。
请你帮帮我..给我一个线索或者什么可以帮我解决这个问题。请。
谢谢。



以下为原文

I have written a super simple VHDL code for half adder using 'and' gate  and 'xor' gate.  I first created VHDL modules for and gate and xor gate individually and then used package (namely Pack1 - where I declared these as components) and created a program for half adder.


This is my program for half adder:


library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;use work.Pack1.all;entity ha22_s isport(ha,hb: in std_logic; hs,hc: out std_logic);end ha22_s;architecture aaditi of ha22_s i***eginc1: xor22 port map (ha,hb,hs);c2: and22 port map (ha,hb,hc);end aaditi; and the following is my package (namely pack1):library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;package Pack1 iscomponent and22 isport(a, b: in std_logic; o: out std_logic);end component;component xor22 is port(a,b: in std_logic; o : out std_logic);end component; end Pack1;  when I run my  half adder program I get this warning:WARNING:Xst:2211 - "C:/Documents and Settings/All Users/Documents/VLSI/Project Programs- Xilinx/Temporary Check/Ha22_s/ha22_s.vhd" line 34: Instantiating black box module .
WARNING:Xst:2211 - "C:/Documents and Settings/All Users/Documents/VLSI/Project Programs- Xilinx/Temporary Check/Ha22_s/ha22_s.vhd" line 35: Instantiating black box module .WARNING:Xst:2036 - Inserting OBUF on port driven by black box . Possible simulation mismatch. WARNING:Xst:2036 - Inserting OBUF on port driven by black box . Possible simulation mismatch.When i finally simulate my program using testbench in isim the output wavefrom is undefined 'U'.I searched on net and found that this is because "an instantiated component in your HDL is in fact a black box - a component with no HDL source."  I dont get this- all my components are with .vhd extention, I mean they are VHDL codes. So why this error?Yet another search result says that adding the following in my architecture would help:"attribute box_type : string;attribute box_type of : component is "black_box";

I really don't understand much of this too.

Can u please help me..give me just a clue or something that can help me crack this.Please.
Thank You.

0