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你好,
我试着测试DMAYRADE标志是如何工作的。为此,我使用一个非常简单的接口和状态机,这将允许我监视标志。请参阅附加的GPIF设计器屏幕截图,用于接口和状态机。 我已经建立了一个DMA通道从GPIF到USB,在自动模式。该信道使用2个缓冲器,每个缓冲器大小为16字节。 GPIF时钟在外部使用正时钟边沿提供。 在附加的波形快照上,光标A指示WR变低时的点。之后,有4个时钟周期读取4个32位字(16字节),在第三个正时钟边缘,DMAYRADE标志变为低电平。 光标C是当DMAYADEAD再次切换到第二个缓冲器之后,当DMAYADEAD再次变高的时候。4个单词被计时,然后在第一个正时钟上,DMAY-ADE变低。这次没有3个时钟周期-只有一个。为什么?这正常吗? 谢谢您, 迪米塔尔 波形图 10.6 K GPIF-设计状态 32.2 K GPIF-设计接口 109.5 K 以上来自于百度翻译 以下为原文 Hi, I am trying to test how the DMA_Ready flag works. For that I use a very simple interface and state machine, that would allow me to monitor the flag. See the attached GPIF designer screenshots for the interface and the state machine. I have setup with a DMA channel from the GPIF to USB, in auto mode. The channel uses 2 buffers, each with size 16 bytes. The GPIF clock is provided externally, using the positive clock edge. On the attached waveform snapshot, cursor A indicates the point when WR goes low. After that there are 4 clock cycles that read 4 32 bit words (16 bytes), and on the third positive clock edge the DMA_Ready flag goes low. Cursor C is when the DMA_Ready goes high again, after the socket has switched to the second buffer. 4 more words are clocked in, and then on the first positive clock edge the DMA_Ready goes low. There is not 3 clock cycles delay this time - only one. Why? Is this normal? Thank you, Dimitar
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2个回答
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我的PCL频率低(小于100Hz)。我在FX3技术参考中找不到最小GPIF II外部PCLKCAN是什么。
有微量PCLK时钟频率,当GPIF II是奴隶,同步模式,与外部提供的时钟?最小值是多少? 谢谢您, 迪米塔尔 以上来自于百度翻译 以下为原文 I use very low PCLK frequency (less than 100Hz). I could not find in the FX3 technical reference what the minimum GPIF II external PCLK can be. Is there a minim PCLK frequency, when the GPIF II is in slave, synchronous mode, with externally provided clock? What is that minimum? Thank you, Dimitar |
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我还尝试了同步模式与内部时钟(9.6和12兆赫)-类似的结果。第一次在缓冲器满后,该标志被声明为3个时钟周期。但是对于第二个缓冲器,它在1个周期中被声明。
我认为时钟频率可能太低了-KBA210733(配置EZ-USB®FX3μGPIF-IIDLL)列出10MHz作为最小值,而其他FX3文档没有列出最小时钟频率。使用12 MHz时钟I仍然看不到一致的DMAYRADE行为。 我错过什么了吗?有人吗? 谢谢您, 迪米塔尔 以上来自于百度翻译 以下为原文 I also tried sync mode with internal clock (9.6 and 12 MHz) - similar results. The first time the flag is asserted 3 clock cycles after the buffer is full. But for the second buffer it is asserted in 1 cycle. I thought maybe the clock frequency is too low - KBA210733 (Configuring EZ-USB® FX3™ GPIF-II DLL) lists 10MHz as a minimum, while other FX3 documents do not list a minimum clock frequency. Using 12 Mhz clock I still do not see consistent DMA_Ready behavior. Am I missing something? Anyone? Thank you, Dimitar |
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