[问答]

Xilinx ISE版本6如何使用

问答对人有帮助，内容完整，我也想知道答案 0 我有这个简单的codemodule和gate（a，b，y）;输入a，b;输出y;赋值y = a＆amp; b; endmodule我想在Xilinx ISI软件中运行此代码可以告诉我在其中运行程序的基本步骤。请告诉我所有细节，因为我被卡住了。它的教程也没有用，我知道Verilog，但我不知道如何使用这个软件以上来自于谷歌翻译以下为原文 I am having this simple code module andgate (a, b, y); input a, b; output y; assign y = a & b; endmodule I want to run this code in Xilinx ISI Software Can somebody tell me basic steps to run a program in it. kindly give me all details as i am stuck. its tutorial is also not helpful i know Verilog but i dont know how to use this software 0
2019-1-21 09:19:11　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答举报徐歌相关推荐 • xilinx ise哪个版本好用? 8241 • XQ4013E需要xilinx版本 819 • 没有xc6vsx315t功能版本2012.04可用 1421 • 开发ISE Xilinx 12.3版本的许可证问题 1586 • 是否可以从Xilinx ISE 10.1升级到Xilinx ISE 11.1而无需付费？ 2285 • Xilinx ISE Design Suite 11.2无法安装 2438 • 购买的EDK许可证未在ISE 14.7中得到承认 3571 • ISE似乎没有看到我的许可证 2756 • 怎么命令行/开关可以获得安装的Xilinx版本 2060 • 请问我应该将哪个版本的14.x ISE与ChipScopePro 2012.08结合使用？ 1212 2个回答

答案对人有帮助，有参考价值 0 ISI？你的意思是ISE？ 1，您需要了解FPGA的基本需求。您需要Verilog文件和引脚分配/约束文件。在ISE中，首先构建一个项目。您只需按照项目向导即可。然后将您的verilog文件添加到向导中的项目中。完成向导后，您可以在项目窗口中看到verilog文件。立即运行综合。合成后，双击“用户约束 - > Pinassignment”分配引脚。这将打开PlanAhead GUI工具来帮助您完成。在此之后，只需运行“生成编程文件”，该工具将完成所有操作，您就可以看到它。然后，运行iMPACT工具，您可以下载到FPGA。以上来自于谷歌翻译以下为原文 ISI? Do you mean ISE? 1st, you need to know the basic needs for the FPGA. You need Verilog files and the pin assignment / constraint files. In ISE, first build a project . You can just follow the project wizard. Then add your verilog file into the project in the wizard. After finish the wizard, you can see the verilog file in the project window. Run synthesis now. After synthesis, assign the pins by double click the "user constrains -> Pin assignment". This will open the PlanAhead GUI tool to help you to do. After this, just run the "Generate Programming File", the tool will finish all the actions and you can see it. Then, run the iMPACT tool and you can download to FPGA.

2019-1-21 09:28:33 评论举报卢家辉

答案对人有帮助，有参考价值 0 您的简单流程的主要问题是ISE 6.1不包含合成器。如果您升级到免费的ISE 12.1 WebPack版本，您可以使用附带的XST合成器来合成您的Verilog模块。 ------您是否尝试在Google中输入问题？如果没有，你应该在发布之前。太多结果？尝试添加网站：www.xilinx.com 以上来自于谷歌翻译以下为原文 The primary problem that you have with your simple flow is that ISE 6.1 didn't include a synthesizer. If you upgrade to the free ISE 12.1 WebPack version you can use the included XST synthesizer to synthesize your Verilog module. ------Have you tried typing your question into Google? If not you should before posting. Too many results? Try adding site:www.xilinx.com

2019-1-21 09:45:35 评论举报李森