完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
扫一扫,分享给好友
你好,
到目前为止,我一直在使用10.1 SP3 xilinx版本。 当我切换到11.1版本并寻找如何将“测试工作台wavefors”作为我的设计的输入时,我没有看到tat选项....我看到“VHDL测试台”......这不是我想要的。 “测试台波形”选项直接为我们提供了手动输入波形作为输入的选项.....我想在11.1中进行操作...我如何到达那里? 我的Q非常基本,但我很遗憾我只是学习使用xilinx和VHDL的新功能...... 谢谢。 以上来自于谷歌翻译 以下为原文 Hello, I have been using 10.1 SP3 xilinx version till date. When i switch to 11.1 version and look for how to give the "test bench wavefors" as input to my design, i dont see tat option.... i see"VHDL test bench"...which is not what i want. "test bench waveforms" option directly gives us an option to manually give the waveforms as input.....I want to do tat in 11.1... How do i get there? My Q mught be very basic but I am sorry i m just learning to use xilinx and new to VHDL too... Thank you. |
|
相关推荐
4个回答
|
|
波形图绘制选项已弃用,这是正确的。
学习如何编写合适的HDL测试平台。 它们比波形绘图玩具更有用。 ----------------------------是的,我这样做是为了谋生。 以上来自于谷歌翻译 以下为原文 The waveform drawing option was deprecated, and rightly so. Learn how to write a proper HDL test bench. They are a LOT more useful than the waveform drawing toy. ----------------------------Yes, I do this for a living. |
|
|
|
嗯....这么想!
我刚刚开始学习如何编写测试台...... GOOGLE! 我可以以基本的形式请求一些帮助(编写任何测试平台常见的外部语法),这将使我清晰地学习吗? 以上来自于谷歌翻译 以下为原文 hmm.... thought so! I have just started to learn how to write the test benches though...GOOGLE! Can I please get some help in the form of basics to be followed ( outer syntax that is common to writing any testbench ) which will make me learn with clarity? |
|
|
|
saideepa写道:
嗯....这么想! 我刚刚开始学习如何编写测试台...... GOOGLE! 我可以以基本的形式请求一些帮助(编写任何测试平台常见的外部语法),这将使我清晰地学习吗? 购买Janick Bergeron撰写的“Writing Testbenches”一书。 一切都在那里。 ----------------------------是的,我这样做是为了谋生。 以上来自于谷歌翻译 以下为原文 saideepa wrote:Buy the book "Writing Testbenches" by Janick Bergeron. It's all there. ----------------------------Yes, I do this for a living. |
|
|
|
如果您想要的是VHDL测试平台的起始shell,请从ISE GUI选择
项目 - >新来源...... VHDL Testbench 给它起个名字 将测试平台与要测试的模块相关联,然后单击“完成”。 ISE将创建一个骨架测试平台,用于实例化您的测试单元 为所有输入和输出创建信号。 我认为对于VHDL它也会创建 一个时钟信号,向您展示它是如何完成的。 然后购买“编写测试台”一书,找出你需要做的事情 从那里... :-) - Gabor 以上来自于谷歌翻译 以下为原文 If all you want is a starting shell for a VHDL test bench, from the ISE GUI select Project --> New Source... VHDL Testbench Give it a name Associate the test bench with a module you want to test and hit Finish. ISE will create a skeleton testbench that instantiates your unit under test and creates signals for all of the inputs and outputs. I think for VHDL it also creates a clock signal to show you how it's done. Then buy the book "Writing Testbenches" and find out what you need to do from there... :-) -- Gabor |
|
|
|
只有小组成员才能发言,加入小组>>
2357 浏览 7 评论
2777 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2246 浏览 9 评论
3322 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2410 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
723浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
516浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
326浏览 1评论
730浏览 0评论
1929浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-11-5 02:16 , Processed in 1.466479 second(s), Total 56, Slave 47 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号