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ad9914当把sync_clk使能至为'1'时，用示波器测得该时钟输出偏置在3.3v上

15940 示波器管脚 FPGA

问答对人有帮助，内容完整，我也想知道答案 0 1：我现在配置ad9914为program modulus模式，配置寄存器模式为并口模式（配置模式的四个管脚为“0000”）当把sync_clk使能至为'1'时，用示波器测得该时钟输出偏置在3.3v上，但幅度很小，只有300mv左右，请问这输出是正确的吗？像这种反馈时钟的电平标准是否是lvcmos3.3v电平标准？ 2：关于杂散问题。如现在ad9914的时钟为3.5GHz，输出500MHz的点频，其与二次谐波1GHz处的杂散为-48dBc，向右偏移1MHz，输出501MH后，再偏回500MHz的点频，此时其与二次谐波1GHz处的杂散变为-54dBc，请问出现这种现象是什么原因？即其杂散情况会变化。我外部的控制芯片为FPGA,是否是由外部的开关噪声引起的？ 0
2018-11-8 09:43:23　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × cong29898 该类别下有 74 个回答。邀请回答 bwerwer 该类别下有 68 个回答。邀请回答尼克wo 该类别下有 46 个回答。邀请回答崇明土匪该类别下有 45 个回答。邀请回答脑洞大赛7 该类别下有 40 个回答。邀请回答 xieweibin 该类别下有 40 个回答。邀请回答 yfdsfqdqd 该类别下有 38 个回答。邀请回答 wjwierw 该类别下有 38 个回答。邀请回答 Arttronix 该类别下有 32 个回答。邀请回答 bgvywerq 该类别下有 25 个回答，其中被选为最佳答案 1 次。邀请回答 wyerwwr 该类别下有 24 个回答。邀请回答 easonl 该类别下有 24 个回答。邀请回答 evpt 该类别下有 24 个回答。邀请回答脑洞大赛20 该类别下有 22 个回答。邀请回答 60user167 该类别下有 22 个回答。邀请回答 keven杨该类别下有 21 个回答。邀请回答 HTJD 该类别下有 20 个回答。邀请回答胡bbs2 该类别下有 19 个回答。邀请回答 xiaokanchenfu 该类别下有 19 个回答。邀请回答 ci56789 该类别下有 19 个回答。邀请回答举报陆英史相关推荐 • 关于AD9914的sync_clk时钟问题 19770 • 请教关于AD9914输出问题 3151 • AD9914的输出没有实现倍频功能 2073 • 两片ad9914的同步相位差不一样 4429 • 请问AD9914输出有个125MHz的杂散怎么解决 3171 • ad9915 PLL使能后的sysclk没有输出 1898 • ad9914的24分频时钟输出sync clk的电压为什么不一样？ 450 • AD9914输出不稳定 5379 • 请问AD9914 SYNC_CLK只能输出一个高电平是什么原因？ 4779 • AD9910输出SYNC_CLK频率不正确，请问是什么原因？如何解决？ 2450 10个回答

答案对人有帮助，有参考价值 0 1. 不可能在1GHz以上还能保持3.3VCOMS标准；2.建议不要输出参考源的整数倍分频，特别是倍数比较小时。

2018-11-8 09:54:28 评论举报云静京

答案对人有帮助，有参考价值 0 dang28 发表于 2018-11-8 06:45 1. 不可能在1GHz以上还能保持3.3VCOMS标准；2.建议不要输出参考源的整数倍分频，特别是倍数比较小时。请问输出是参考源的整数倍分频时，是什么原因引起杂散变差？

2018-11-8 10:07:28 评论举报陆英史

答案对人有帮助，有参考价值 0 chuidi515 发表于 2018-11-8 06:58 请问输出是参考源的整数倍分频时，是什么原因引起杂散变差？建议使用ADIsimDDS仿真，会有相关的提示和原因。

2018-11-8 10:20:02 评论举报云静京

答案对人有帮助，有参考价值 0 不可能在1G以上保持3.3V COMS标准？SYNC_CLK的频率是主频的24分之一，那么3.36G的时候，SYNC_CLK是140MHz，我测试这时候的摆幅也不到400mV。如果1G以上的频率不能输出LVCMOS，那么怎么实现3.5G的采样率下的并行输入端口上的FTW/POW的输入？？

2018-11-8 10:31:55 评论举报张桂芳

答案对人有帮助，有参考价值 0 此僧唯一自传发表于 2018-11-8 07:23 不可能在1G以上保持3.3V COMS标准？SYNC_CLK的频率是主频的24分之一，那么3.36G的时候，SYNC_CLK是140MHz，我测试这时候的摆幅也不到400mV。如果1G以上的频率不能输出LVCMOS，那么怎么实现3.5G的采样率下的并行输入端口上的FTW/POW的输入？？ ... 您好！见数据手册Figure46，Figure47，tWRHIGH+tWRLOW=5.9ns，并口写的速度由此可以计算。并口时序不是根据SYNC_CLK，和AD9910的并口有区别。

2018-11-8 10:46:29 评论举报云静京

答案对人有帮助，有参考价值 0 dang28 发表于 2018-11-8 07:37 您好！见数据手册Figure46，Figure47，tWRHIGH+tWRLOW=5.9ns，并口写的速度由此可以计算。并口时序不是根据SYNC_CLK，和AD9910的并口有区别。 Wei工：你好，Figure46和Figure47是Fun设置为0000，即并口读写寄存器的时序。当Fun设置成0010，发送FTW的时候，D0到D31 32位数据线都是FTW值。这个时候，是用Sync_clk采样的。datasheet上是这样描述的 SYNC_CLK： Clock Output. Digital output. Many of the digital inputs on the chip, such as I/O_UPDATE, PS[2:0], and the parallel data port (D0 to D31), must be set up on the rising edge of this signal.

2018-11-8 11:02:13 评论举报张桂芳

答案对人有帮助，有参考价值 0 此僧唯一自传发表于 2018-11-8 07:53 Wei工：你好，Figure46和Figure47是Fun设置为0000，即并口读写寄存器的时序。当Fun设置成0010，发送FTW的时候，D0到D31 32位数据线都是FTW值。这个时候，是用Sync_clk采样的。datasheet上是这样描述的 SYNC_CLK： Clock Output. Digital output. Many of the digital inputs on the chip, such as I/O_UPDATE, PS[2:0], ... 您的，您描述的是正确的。但是数据变化不能达到3.5GHz，只是DAC的系统时钟是3.5GHz。

2018-11-8 11:15:10 评论举报云静京

答案对人有帮助，有参考价值 0 dang28 发表于 2018-11-8 08:06 您的，您描述的是正确的。但是数据变化不能达到3.5GHz，只是DAC的系统时钟是3.5GHz。我知道DAC的采样率是3.5G。32位并行口的速率是140M多点，可以实现140M的调制速率。从我的测试来看，SYNC_CLK的驱动能力是有问题的，驱动摆幅很小。其实这个问题不算什么大问题，在datasheet里面说明清楚就可以了。我是想问有没有什么内部寄存器可以增加这个摆幅或者我什么地方配置错误或者用错了。如果芯片就是这样子，那我改版的时候加一个小的驱动芯片上去就好了。所以帮忙确认一下啊这个问题是正常的，就可以了

2018-11-8 11:34:43 评论举报张桂芳

答案对人有帮助，有参考价值 0 此僧唯一自传发表于 2018-11-8 08:26 我知道DAC的采样率是3.5G。32位并行口的速率是140M多点，可以实现140M的调制速率。从我的测试来看，SYNC_CLK的驱动能力是有问题的，驱动摆幅很小。其实这个问题不算什么大问题，在datasheet里面说明清楚就可以了。我是想问有没有什么内部寄存器可以增加这个摆幅或者我什么地方配置错误或者用错了。如果芯片就是这样子，那我 ... 您好！关于这个芯片的问题，请您联系4006100006

2018-11-8 11:46:53 评论举报云静京

答案对人有帮助，有参考价值 0 sync_clk的时钟电压应该是多大？我最近使用ad9914的时候，外部时钟是2.88GHz，发现常温下sync_clk输出电压1.8V，摆幅300mv，低温下sync_clk输出电压2.2V，摆幅300mv，幅度会变化这么多吗

2022-5-20 09:55:42 评论举报曾超林123

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