[问答]

AD9910输出SYNC_CLK频率不正确，请问是什么原因？如何解决？

问答对人有帮助，内容完整，我也想知道答案 0 AD9910调试问题： 1）使用外部信号源提供1GHz参考时钟； 2）XTAL_SEL接地； 3）上电后，使用MASTER_REST复位一下DDS，使寄存器在默认配置； 4）用示波器观测SYNC_CLK输出为125MHz,正确的应该是250MHz才对？？？ 5）部调整外参考时钟频率，SYNC_CLK可以正确的随参考时钟变化（1/8分频，但应该为1/4输出才对）？ 6）使用FPGA通过SPI接口配置DDS； 7）原理图参考ADI提供的参考电路设计，区别是不用PLL锁相环部分的功能，所以PLL_LOOPFITER和PLL_LOCK关脚悬空。 8）还有使用MASTER_REST一直复位DDS时，SYNC_CLK没有输出。请教技术支持，SYNC_CLK输出频率不对问题可能出现在哪里？不用的管脚是否可以悬空处理？芯片外部供电都检查正确。 0
2018-10-31 19:15:45　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × cong29898 该类别下有 74 个回答。邀请回答 bwerwer 该类别下有 68 个回答。邀请回答尼克wo 该类别下有 46 个回答。邀请回答崇明土匪该类别下有 45 个回答。邀请回答脑洞大赛7 该类别下有 40 个回答。邀请回答 xieweibin 该类别下有 40 个回答。邀请回答 yfdsfqdqd 该类别下有 38 个回答。邀请回答 wjwierw 该类别下有 38 个回答。邀请回答 Arttronix 该类别下有 32 个回答。邀请回答 bgvywerq 该类别下有 25 个回答，其中被选为最佳答案 1 次。邀请回答 evpt 该类别下有 24 个回答。邀请回答 wyerwwr 该类别下有 24 个回答。邀请回答 easonl 该类别下有 24 个回答。邀请回答 60user167 该类别下有 22 个回答。邀请回答脑洞大赛20 该类别下有 22 个回答。邀请回答 keven杨该类别下有 21 个回答。邀请回答 HTJD 该类别下有 20 个回答。邀请回答胡bbs2 该类别下有 19 个回答。邀请回答 xiaokanchenfu 该类别下有 19 个回答。邀请回答 ci56789 该类别下有 19 个回答。邀请回答举报向珍相关推荐 • AD9910的SYNC_CLK没有输出 2355 • AD9910的SYNC_CLK没有输出是为什么？ 303 • AD9959连接Manual Sync_clk就没信号输出了 2339 • ad9914当把sync_clk使能至为'1'时，用示波器测得该时钟输出偏置在3.3v上 15942 • 请问AD9914 SYNC_CLK只能输出一个高电平是什么原因？ 4781 • AD9959sync_clk时钟输出为输入时钟的1/4 2636 • AD9910采用无源晶振没有起振是寄存器配置的问题吗？ 1626 • AD9910 psk调制出现奇怪的波形 2415 • ad9959的sync_clk无时钟输出 2462 • 关于AD9914的sync_clk时钟问题 19771 4个回答

答案对人有帮助，有参考价值 0 您好，您的问题已经提交给ADI相关专家，将邀请专家尽快回答您的问题。谢谢！

2018-10-31 19:35:38 评论举报张虎豹

您好！您所描述的现象，都是正常的，SYNC_CLK输出8分频也是对的，因为时钟进去后先有一个2分频。

PLL_LOOPFITER和PLL_LOCK引脚可悬空。

重启后只需要发送下面的控制字，update后即可出正弦波。如果数据没有写入，建议您核查时序。

Single Tone Profile 0 (0x0E)

DATA=0x08b50000028F5C29

Amplitude, Phase configuration,

Output frequency is 10MHz.

2018-10-31 19:51:31 评论

云静京

答案对人有帮助，有参考价值 0 内部有个2分频器，复位后默认使能，在CFR3中有个配置该分频器的位，旁路后输出就是4分频了

2018-10-31 20:04:56 评论举报刘颖

答案对人有帮助，有参考价值 0 cmh8 发表于 2018-10-31 20:04 内部有个2分频器，复位后默认使能，在CFR3中有个配置该分频器的位，旁路后输出就是4分频了我旁路分频器之后，用示波器检测SYNC_CLK管脚为什么是高电平？（应该是250MHz的方波）示波器的采样率和带宽满足要求。使能分频器之后，可以观测到125MHz的方波。

2018-10-31 20:20:37 评论举报向珍