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电子发烧友论坛|
你好论坛，
有没有办法约束寄存器输出和BUFGCTRL的输入（I0 / I1）之间的路径？ 我可以以某种方式控制净延迟吗？ 我实际上有两个寄存器，一个驱动I0，另一个驱动I1，我希望它们的每个净延迟都很短，大致相同。 我想set_max_delay不会做太多，对吧？ 以上来自于谷歌翻译 以下为原文 Hello forum, Is there any way to constrain the path between the output of a register and the input (I0/I1) of a BUFGCTRL? Can I control the net delay somehow? I actually have two registers, one driving the I0 and the other the I1, and I want each of their net delays to be short and about the same. I suppose set_max_delay won't do much, right? 
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4个回答
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您使用BUFGCTRL进行数据输入吗？
-------------------------------------------------- ----------------------------别忘了回复，给予kudo并接受为解决方案--------- -------------------------------------------------- ------------------- 以上来自于谷歌翻译 以下为原文 Are you using BUFGCTRL for data inputs?------------------------------------------------------------------------------ Don't forget to reply, give kudo and accept as solution ------------------------------------------------------------------------------ |
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嗨，
BUFGCTRL是用作时钟多路复用器的缓冲器。 因此，从你的笔记中，看起来你正在使用它作为数据多路复用器，正如Srinadh所说。 或者您使用FF（即布料时钟）生成时钟，这是不推荐的做法。 确认用例和要求。 原理图将给我们清晰的图片。 谢谢，佳日 以上来自于谷歌翻译 以下为原文 Hi, The BUFGCTRL is the buffer use as clock mux. So from your notes, looks like either you are using this for data mux as Srinadh said. Or you are generating clocks using FF (i.e. fabric clocks) which is not recommended practice. Confirm on the use case and the requirement. Schematic will give us clear picture. Thanks, Yash |
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@ yashp @文卡塔
yashp写道： 或者您使用FF（即布料时钟）生成时钟，这是不推荐的做法。 这就是我正在做的事情，虽然我没有将缓冲器输出驱动到任何FPGA逻辑，而是驱动输出引脚。 我生成两个具有两个不同FF的闪光灯并将它们驱动到BUFGCTRL的I0 / I1中。 我知道这不是最佳的，但对于我的应用来说已经足够了。 我可以将FF和I0 / I1之间的路径约束为尽可能相同和/或尽可能短吗？ 我尝试将两个FF放在缓冲器旁边的切片中，但输入引脚的净负载延迟彼此之间的差异约为700 ps。 我可以比这更好还是我在这里问得太多了？ 干杯 以上来自于谷歌翻译 以下为原文 @yashp@venkata yashp wrote:This is what I am doing, though I am not driving the buffer output into any FPGA logic, but towards an output pin. I generate two strobes with two different FFs and drive them into the BUFGCTRL's I0/I1. I know this is not optimal, but it is adequate for my application. Can I constrain the path between the FFs and I0/I1 to be about the same and/or as short as possible? I tried placing the two FFs in slices right next to the buffer, but the net load delay of the input pins have a ~700 ps difference with each other. Can I go better than that or am I asking too much here? Cheers |
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嗨，所以从您使用BUFGMUX的信息来驱动转发时钟（即连接到输出端口）。
我不确定你为什么要这样做但是从FPGA设计的角度来看这是不正确的。由于BUFGMUX的输入引脚不是用于时序分析的有效端点，所以没有办法解决约束（这是你最关心的问题）。 此外，Vivado中没有净延迟限制约束，这可以告诉工具路由应该是x延迟。谢谢，Yash 以上来自于谷歌翻译 以下为原文 Hi, So from the information you are using the BUFGMUX to drive forwarded clock (i.e. connected to output port). I am not sure why you are doing this but this is not correct from FPGA design point of view. Regarding constraints (which is your primary concern) there is no way because input pins of BUFGMUX is not valid end points for timing analysis. Also there is no net delay restriction constraints in Vivado, which can tell tool that routing should be of x delay. Thanks, Yash |
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